JPH11154857A - 演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 動作速度の向上を実現し、論理回路の出力信
号の電位低下を防止すること。 【解決手段】 論理回路１２は、入力端子１２ａ〜１２
ｆ、出力端子１２ｇ、１２ｈ間に４個のＮチャネルＭＯ
Ｓ型電界効果トランジスタ１３〜１６を接続した相補型
のパストランジスタロジックを備えた構成とされる。演
算回路１１の入力端子１１ａ〜１１ｄと論理回路１２の
入力端子１２ａ〜１２ｄとの各間には、プリチャージ信
号ＳpcがＨレベルにあるときにオンするように設けられ
たＮチャネルＭＯＳ型電界効果トランジスタ１７〜２０
が介在される。プリチャージ信号ＳpcがＬレベルにある
ときにオンするように設けられたＰチヤネルＭＯＳ型電
界効果トランジスタ２１、２２は、そのオン状態で、論
理回路１２の出力端子１２ｇ、１２ｈを電源電圧端子＋
Ｖddの電位レベル（Ｈレベル）にプリチャージするよう
になっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路に好適な
高速かつ低消費電力の演算回路、特にはパストランジス
タロジックを利用した演算回路に関する。

【０００２】

【従来の技術】図５には、パストランジスタロジックを
利用した演算回路の一例であるＣＰＬ（Complementary
Pass-transistor Logic)と呼ばれる演算回路１の回路構
成を示す。この図５において、演算回路１は、入力端子
２ａ〜２ｆ及び出力端子２ｇ、２ｈを備えた論理回路２
と、入力端子３ａ、３ｂ及び出力端子３ｃ、３ｄを備え
たバッファ回路３とで構成されている。

【０００３】論理回路２は、入力端子２ａ〜２ｆ及び出
力端子２ｇ、２ｈに対して、４個のＮチャネルＭＯＳ型
電界効果トランジスタ（以下、ＮＭＯＳトランジスタと
略称する）４〜７を図示のように接続した構成となって
いる。また、バッファ回路３は、入力端子３ａ、３ｂ及
び出力端子３ｃ、３ｄとの各間にＣＭＯＳインバータ
８、９を接続した構成となっている。

【０００４】ここで、図５のように、論理回路２の入力
端子２ａ及び２ｃに信号Ａ、入力端子２ｂ及び２ｄに当
該信号Ａの反転信号／Ａ（表記の都合上、信号反転を表
現するシンボルであるバーをスラッシュで表す：以下同
じ）、入力端子２ｅに信号Ｂ、入力端子２ｆに当該信号
Ｂの反転信号／Ｂを与えた場合、バッファ回路３にあっ
ては、出力端子３ｃからエクスクルーシブオア出力Ｙを
発生し、出力端子３ｄから、その出力Ｙの反転信号であ
るエクスクルーシブノア出力／Ｙを発生するようになる
ものであり、以てエクスクルーシブＯＲ回路を構成する
ことができる。

【０００５】尚、図５ではエクスクルーシブＯＲ回路を
示したが、論理回路２の入力端子２ａ〜２ｆに加える信
号の組み合わせを変えることによって、ＡＮＤ回路、Ｏ
Ｒ回路などを構成することもできる。

【０００６】ＣＭＯＳインバータ８、９はバッファ回路
として機能するものであるが、これは、以下のような事
情に対処するために設けられている。つまり、パストラ
ンジスタロジックでは、電流能力の高いＮＭＯＳトラン
ジスタのみで論理を構成することが一般的であるため、
これらにハイレベル（以下、Ｈレベル）の信号を通した
場合に、図６に示すように、そのＨレベル信号の電位
が、電源電圧よりもＮＭＯＳトランジスタ４〜７のしき
い値電圧だけ低下してしまう。そのため、このように低
下した論理レべルを元のレベルに戻すと共に、次段の負
荷の駆動力を増強するために、ＣＭＯＳインバータ８、
９のようなバッファ回路を付加するようにしている。

【０００７】

【発明が解決しようとする課題】論理回路２にＮＭＯＳ
トランジスタ４〜７を用いる構成とした場合、図６に示
すように、論理回路２の出力レベルがローレベル（以
下、Ｌレベル）からＨレベルヘ立ち上がる時間が、Ｈレ
ベルからＬレベルヘ立ち下がる時間に比べて遅くなると
いう問題が出てくる。この場合、ＣＭＯＳインバータ
８、９の入力端子は論理回路２の出力端子２ｇ、２ｈに
接続されているため、論理回路２の出力の反転が遅けれ
ば当然ＣＭＯＳインバータ８、９の反転も遅くなり、そ
の出力端子８、９からの出力が遅れるという事情があ
る。

【０００８】ところが、パストランジスタロジックで
は、正転信号とその反転信号とを対にして用いることが
一般的であるため、必然的に回路の動作速度がそれらの
信号の遅い方により決定されてしまうという問題があ
る。

【０００９】また、上述のように、論理回路２から出力
されるＨレベル信号の電位が電源電圧よりＮＭＯＳトラ
ンジスタ４〜７のしきい値電圧だけ低下してしまうの
で、下がった論理レベルを元のレベルに戻すためにバッ
ファ回路（ＣＭＯＳインバータ８、９）が必要になると
いう問題がある。

【００１０】本発明は上記事情に対処するためになされ
たものであり、その目的は、動作速度の向上を実現でき
ると共に、論理回路の出力信号の電位低下を防止できる
ようになるなどの効果を奏する演算回路を提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に請求項１に記載したような手段を採用できる。この手
段によれば、論理回路の入力端子に対する入力信号の組
み合わせを変更する際には、プリチャージ信号によっ
て、入力制限用スイッチング素子をオフ状態に切り換え
た後にオン状態に戻す。すると、入力制限用スイッチン
グ素子がオフ状態にある期間において、プリチャージ用
スイッチング素子が上記プリチャージ信号によりオンさ
れて、論理回路の出力端子をプリチャージするようにな
り、当該論理回路の出力端子側の論理レベルが強制的に
ハイレベル（以下、Ｈレベル）とされる。

【００１２】その後に、入力制限用スイッチング素子が
オン状態に復帰すると共に、プリチャージ用スイッチン
グ素子がオフ状態に復帰したときにおいて、論理回路の
出力端子側の論理レベルは、パストランジスタがオン状
態にあり、且つそのパストランジスタに対応した入力端
子にローレベル（以下、Ｌレベル）の信号が入力されて
いた場合のみ、ただちにＬレベルに反転するが、その他
の状態ではＨレベルをそのまま保持する。

【００１３】要するに、出力端子の電位レベルをＬレベ
ルからＨレベルへ論理反転させる動作は、出力端子のプ
リチャージにより行われることになって、パストランジ
スタを通じてＬレベルからＨレベルへ論理反転させる動
作を行う場合のように、出力立ち上がりが遅くなること
がなく、パストランジスタを通じた論理反転動作は、立
ち下がりの速いＨレベルからＬレベルへの論理反転のみ
が行われることになるものである。この結果、出力信号
の論理決定速度ひいては動作速度が向上するようにな
る。しかも、あらかじめ論理回路の出力端子をプリチャ
ージすることにより、その出力端子側の電位レベルをＨ
レベルにしておくことで、論理回路から出力されるのＨ
レベル信号の電位が低下する恐れもなくなり、従来必要
であったバッファ回路を不要にできる。

【００１４】

【発明の実施の形態】（第１の実施の形態）以下、本発
明の第１実施例について図１及び図２を参照しながら説
明する。回路構成を示す図１において、演算回路１１の
中心要素となる論理回路１２は、相補型のパストランジ
スタロジックを備えた構成とされている。具体的には、
論理回路１２は、入力端子１２ａ〜１２ｆ及び出力端子
１２ｇ、１２ｈを備えており、入力端子１２ａ及び１２
ｂと出力端子１２ｇとの間、並びに入力端子１２ｃ及び
１２ｄと出力端子１２ｈとの間に、パストランジスタと
しての４個のＮチャネルＭＯＳ型電界効果トランジスタ
（以下、ＮＭＯＳトランジスタと略称する）１３〜１６
の各ドレイン・ソース間を接続している。さらに、ＮＭ
ＯＳトランジスタ１３、１６のゲートを入力端子１２ｅ
に接続し、ＮＭＯＳトランジスタ１４、１５のゲートを
入力端子１２ｆに接続した構成となっている。これによ
り、対をなすＮＭＯＳトランジスタ１３、１６によるパ
ストランジスタロジックと、同じく対をなすＮＭＯＳト
ランジスタ１４、１５によるパストランジスタロジック
とが相補型接続となるように構成される。

【００１５】演算回路１１にあっては、その入力端子１
１ａ〜１１ｄと前記論理回路１２の入力端子１２ａ〜１
２ｄとの間に、当該論理回路１２への信号入力を制限す
るためのＮＭＯＳトランジスタ１７〜２０（本発明でい
う入力制限用スイッチング素子に相当）のドレイン・ソ
ース間が介在させた構成となっており、これらＮＭＯＳ
トランジスタ１７〜２０は、プリチャージ端子１１ｚか
ら与えられるプリチャージ信号Ｓpcによってスイッチン
グされるようになっている。尚、上記プリチャージ信号
Ｓpcとしては、システムクロック信号に同期した信号が
利用される。

【００１６】さらに、演算回路１１にあっては、論理回
路１２の出力端子１２ｇ、１２ｈをプリチャージするた
めのＰチヤネルＭＯＳ型電界効果トランジスタ（本発明
でいうプリチャージ用スイッチング素子に相当：以下、
ＰＭＯＳトランジスタと略称する）２１、２２を備えた
構成となっている。これらＰＭＯＳトランジスタ２１、
２２は、前記プリチャージ端子１１ｚから与えられるプ
リチャージ信号Ｓpcによってスイッチングされるように
なっており、各ドレイン・ソース間が上記出力端子１２
ｇ、１２ｈとプラス電位の電源電圧端子＋Ｖddとの間に
介在される。

【００１７】尚、論理回路１２は、例えば、前述した図
５の論理回路２と同様のエクスクルーシブＯＲ回路とし
て構成されるものであり、従って、その入力端子１２ａ
及び１２ｃに信号Ａ、入力端子１２ｂ及び１２ｄに当該
信号Ａの反転信号／Ａ（表記の都合上、信号反転を表現
するシンボルであるバーをスラッシュで表す：以下同
じ）、入力端子１２ｅに信号Ｂ、入力端子１２ｆに当該
信号Ｂの反転信号／Ｂが与えられることになる。

【００１８】次に上記構成の動作内容について説明す
る。今、初期状態においては、図２の（１）に示すよう
に、信号Ａ、信号Ｂの論理レベルがローレベル（以下、
Ｌレべル）、プリチャージ信号Ｓpcの論理レベルがハイ
レベル（以下、Ｈレベル）であるとする。従って、この
場合には、論理回路１２の出力端子１２ｈからの出力信
号の論理レベルはＬレベルとなり、また、論理回路１２
の出力端子１２ｇからの出力信号の論理レベルはＨレベ
ルとなる。

【００１９】この状態から、図２の（２）に示すよう
に、プリチャージ信号ＳpcをＨレベルからＬレベルに反
転すると、それまでオン状態にあったＮＭＯＳトランジ
スタ１７〜２０がオフするため、演算回路１１の入力端
子１１ａ〜１１ｄと論理回路１２の入力端子１２ａ〜１
２ｄとが電気的に分離される。また、ＰＭＯＳトランジ
スタ２１、２２がオンするため、論理回路１２の出力端
子１２ｇ、１２ｈが電源電圧端子＋Ｖddの電位レベルま
でプリチャージされる。つまり、出力信号Ｙ及び出力信
号／ＹはともにＨレベルとなる。このとき、信号／Ｂが
Ｈレベルであることから、論理回路１２のＮＭＯＳトラ
ンジスタ１４、１５はオンしている。そのため、ＰＭＯ
Ｓトランジスタ２１、２２及び上記ＮＭＯＳトランジス
タ１４、１５を通じたプリチャージにより、論理回路１
２の入力端子１２ｂ、１２ｃはＨレべルになる。

【００２０】このような状態から、信号Ａ、信号Ｂの論
理レベルの組み合わせを、図２の（３）に示すように、
信号ＡがＬレベル、信号ＢがＨレベルとなるように変更
する。すると、先ほどオンしていた論理回路１２のＮＭ
ＯＳトランジスタ１４、１５がオフし、代わりにＮＭＯ
Ｓトランジスタ１３、１６がオンする。そのため、論理
回路１２の入力端子１２ａ、１２ｄが、ＰＭＯＳトラン
ジスタ２１、２２及び上記ＮＭＯＳトランジスタ１３、
１６を通じてプリチャージされてＨレベルとなる。

【００２１】信号Ａ、信号Ｂの論理が確定した後、図２
の（４）に示すように、プリチャージ信号ＳpcをＨレベ
ルとすると、ＰＭＯＳトランジスタ２１、２２がオフ
し、ＮＭＯＳトランジスタ１７〜２０がオンするため、
演算回路１１の入力端子１１ａ〜１１ｄと論理回路１２
の入力端子１２ａ〜１２ｄとが電気的に接続された状態
となる。この時点では、論理回路１２の入力端子１２ａ
〜１２ｄは、前述したようなプリチャージによりＨレベ
ルとなっているが、信号ＡがＬレベルであるので論理回
路１２の入力端子１２ａ、１２ｃはＬレベルとなる。さ
らに、ＮＭＯＳトランジスタ１３は、信号Ｂによりオン
された状態にあるため、出力端子１２ｇの論理レベル
（出力信号／Ｙの論理レベル）はただちにＬレベルとな
る。

【００２２】また、Ｈレベルにプリチャージされた出力
端子１２ｈの論理レベル（出力信号Ｙの論理レベル）
は、論理回路１２の入力端子１２ｄが既にプリチャージ
されてＨレベルとなっており、さらに演算回路１１の入
力端子１１ｄもＨレベルであるから、ＮＭＯＳトランジ
スタ１６が信号Ｂによりオンされた状態にあるにも拘ら
ずＨレベルのまま変化しない。

【００２３】つまり、信号Ａ、信号Ｂの論理レベルの組
み合わせを変化させる際に、まずプリチャージ信号Ｓpc
をＬレベルとして、出力端子１２ｇ、１２ｈの論理レベ
ルをＨレベルに強制反転させた後に、信号Ａ、信号Ｂの
論理が確定した時点でプリチャージ信号ＳpcをＨレベル
に反転させることによって、立ち上がりが遅い状態とな
るＬレベルからＨレベルへの論理反転が行われることが
なく、立ち下がりの速いＨレベルからＬレベルへの論理
反転のみが行われることになるものであり、結果的に出
力信号Ｙ、／Ｙの論理決定が速くなる。

【００２４】しかも、出力信号がＨレベルとなる出力端
子（上記の例では出力端子１２ｈ）は、あらかじめプリ
チャージされるものであって、論理回路１２のＮＭＯＳ
トランジスタ１５に電流は流れないため、Ｈレベル信号
の電位が、電源電圧＋Ｖddの電位レベルから当該ＮＭＯ
Ｓトランジスタ１５のしきい値電圧分だけ低下するとい
うことがなく、従って、従来必要であったバッファ回路
を省略することが可能になる。

【００２５】（第２の実施の形態）上記第１実施例で
は、バッファ回路を省略した回路構成例を示したが、例
えば次段の負荷の駆動力を増強するなどの要求がある場
合には、本発明の第２実施例を示す図３のように、論理
回路１２の出力側に、ＣＭＯＳインバータ２３ａ、２３
ｂより成るバッファ回路２３を設ける構成としても構わ
ないものである。

【００２６】（第３の実施の形態）図４には本発明の第
３実施例が示されており、以下これについて前記第１実
施例と異なる部分のみ説明する。即ち、この第３実施例
は、第１実施例における論理回路１２に代えて論理回路
１２′を設けたことに特徴を有する。この論理回路１
２′は、図１に示した論理回路１２に対して、入力端子
１２ｉ、１２ｊ、並びにパストランジスタとしての４個
のＮチャネルＭＯＳ型電界効果トランジスタ２４〜２７
を図示のように追加した構成となっている。

【００２７】この論理回路１２′は、例えば、３入力タ
イプのエクスクルーシブＯＲ回路として構成されるもの
であり、具体的には、その入力端子１２ａ及び１２ｃに
信号Ａ、入力端子１２ｂ及び１２ｄに当該信号Ａの反転
信号／Ａ、入力端子１２ｅに信号Ｂ、入力端子１２ｆに
当該信号Ｂの反転信号／Ｂ、入力端子１２ｉに信号Ｃ、
入力端子１２Ｊに当該信号Ｃの反転信号／Ｃが与えられ
ることになる。

【００２８】（その他の実施の形態）尚、本発明は上記
した実施例に限定されるものではなく、次のような変形
または拡張が可能である。論理回路１２、１２′を、エ
クスクルーシブＯＲ回路として構成したが、これ以外に
も、ＡＮＤ回路、ＯＲ回路、それらを組み合わせた回路
として構成することもできる。入力制限用スイッチング
素子としてＮチャネルＭＯＳ型電界効果トランジスタを
利用し、プリチャージ用スイッチング素子としてＰチャ
ネルＭＯＳ型電界効果トランジスタを利用する構成とし
たが、それぞれ他のスイッチング素子を用いても良い。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路構成図

【図２】同実施例の動作例を説明するための波形図

【図３】本発明の第２実施例を示す図１相当図

【図４】本発明の第３実施例を示す図１相当図

【図５】従来の演算回路を示す回路構成図

【図６】同演算回路の動作例を説明するための波形図

【符号の説明】

１１は演算回路、１２、１２′は論理回路、１２ａ〜１
２ｆは入力端子、１２ｇ、１２ｈは出力端子、１３〜１
６はＮチャネルＭＯＳ型電界効果トランジスタ（パスト
ランジスタ）、１７〜２０はＮチャネルＭＯＳ型電界効
果トランジスタ（入力制限用スイッチング素子）、２
１、２２はＰチャネルＭＯＳ型電界効果トランジスタ
（プリチャージ用スイッチング素子）、２３はバッファ
回路を示す。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 パストランジスタロジックを用いた演算
   回路において、 複数の入力端子と出力端子との間にパストランジスタを
   それぞれ介在させて構成された論理回路と、 プリチャージ信号によってスイッチングされるように設
   けられ、そのオフ状態で前記論理回路の複数の入力端子
   への信号の入力を遮断する入力制限用スイッチング素子
   と、 この入力制限用スイッチング素子が前記プリチャージ信
   号によってオフされた状態で当該プリチャージ信号によ
   りオンされるように設けられ、そのオン状態で前記論理
   回路の出力端子をプリチャージするプリチャージ用スイ
   ッチング素子とを備えたことを特徴とする演算回路。
2. 【請求項２】 前記論理回路は、対をなすパストランジ
   スタを２組有し、それら各組のパストランジスタを相補
   型に接続して構成されていることを特徴とする請求項１
   記載の演算回路。
3. 【請求項３】 前記プリチャージ信号は、システムクロ
   ック信号に同期した信号であることを特徴とする請求項
   １または２記載の演算回路。
4. 【請求項４】 前記パストランジスタは、ＮチャネルＭ
   ＯＳ型電界効果トランジスタであることを特徴とする請
   求項１ないし３のいずれかに記載の演算回路。
5. 【請求項５】 前記入力制限用スイッチング素子は、Ｎ
   チャネルＭＯＳ型電界効果トランジスタであることを特
   徴とする請求項１ないし４のいずれかに記載の演算回
   路。
6. 【請求項６】 前記プリチャージ用スイッチング素子
   は、ＰチャネルＭＯＳ型電界効果トランジスタであるこ
   とを特徴とする請求項１ないし５のいずれかに記載の演
   算回路。
7. 【請求項７】 請求項１ないし請求項６のいずれかに記
   載の演算回路において、前記論理回路に対する入力信号
   は、その論理回路の出力端子が前記プリチャージ用スイ
   ッチング素子を通じてプリチャージされた期間中に確定
   することを特徴とする演算回路。
8. 【請求項８】 請求項１ないし請求項７のいずれかに記
   載の演算回路において、前記論理回路の出力側に出力バ
   ッファが設けられることを特徴とする演算回路。