KR20020039719A

KR20020039719A - 시간 지연 장치

Info

Publication number: KR20020039719A
Application number: KR1020000069481A
Authority: KR
Inventors: 호영춘; 소민섭; 송치수
Original assignee: 호영춘; 모렉스 테크놀로지 (주)
Priority date: 2000-11-22
Filing date: 2000-11-22
Publication date: 2002-05-30

Abstract

본 발명은 시간 지연(Time delay) 장치에 관한 것으로서, 보다 상세하게는 동일 신호가 2 이상의 다른 경로를 통해 동일 지점에 도달되는 경우에 발생할 수 있는 시간차에 의한 신호의 찌그러짐 문제를 방지하기 위한 시간 지연 장치에 관한 것이다.

Description

시간 지연 장치{Time delay device}

종래 널리 사용되는 딜레이 장치로는 디지털 딜레이 장치가 있다. 그러나, 이러한 디지털 딜레이 장치는 아날로그로 구성된 RF에 적용할 경우, 아날로그를 디지털로 변환시켜야 하므로, RF를 IF로 변환한 후 이 IF를 다시 디지털로 변환시켜야 하므로 이중 변환을 시켜야 하는 문제점이 있었다.

또한, 종래의 딜레이 장치는 고정된 딜레이 시간을 갖는 지연부를 사용하므로써, 원하는 딜레이 시간이 조정되는 경우 지연부를 다시 제작하거나 장치를 전체적으로 다시 구성해야 한다는 문제점이 있었다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로서, IF에서 디지털 신호로 변환하지 않고 아날로그 신호에서 직접 딜레이를 할 수 있는 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명은 간편하고 용이하게 필요에 따라 딜레이 시간을 세밀하게 조정할 수 있는 시간 지연 장치를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 의한 시간 지연 장치의 전체 구성을 나타낸 블록도,

도 2는 딜레이 제어부의 구성을 나타낸 블록도,

도 3은 발진부의 구성을 나타낸 블록도,

도 4는 다운 컨버터부의 구성을 나타낸 블록도,

도 5 내지 도 8은 지연부의 구성을 나타낸 블록도,

도 9는 지연부의 동작을 지시하는 딜레이 제어부로부터 출력되는 데이터를 나타낸 도면,

도 10은 업 컨버터부의 구성을 나타낸 블록도,

도 11은 본 발명에 의한 시간 지연 장치의 다른 실시예의 구성을 나타낸 블록도이다.

<도면 주요 부호에 대한 설명>

10 ... 전원부,20 ... 딜레이 제어부,

30 ... 발진부,40 ... 다운 컨버터부,

50∼80 ... 지연부,90 ... 업 컨버터부

본 발명에 의한 시간 지연 장치는 전원부; 입력 RF 신호를 IF 신호로 변환하여 출력하는 다운 컨버터부; 입력 IF 신호를 RF 신호로 변환하여 출력하는 업 컨버터부; 주파수 설정 신호를 발생시키는 PLL을 포함하며, 상기 PLL로부터 발생되는 주파수 설정 신호를 상기 다운 컨버터 및 업 컨버터로 보내는 발진부; 상기 다운 컨버터부로부터 입력된 신호를 지연시켜 상기 업 컨버터부로 출력하는 복수개의 지연부; 및 상기 복수개의 지연부에 각각 동작 제어 신호를 보내며, 상기 발진부에 주파수 설정 제어 신호를 보내는 딜레이 제어부를 구비하며, 상기 복수개의 지연부는 서로 직렬로 연결되어 있으며, 서로 다른 지연 시간 값을 가지고, 각각 지연 경로와 무지연 경로를 가지며, 상기 딜레이 제어부의 동작 제어 신호에 의해 지연 경로와 무지연 경로를 스위칭하는 것을 특징으로 한다.

또한, 본 발명의 다른 태양에 의하면, 상기 다운 컨버터부 전단에 연결되어 입력 신호 레벨을 검출하는 입력 레벨 검출부; 상기 입력 레벨 검출부로부터 입력 레벨을 전송받아 감쇄기에 감쇄 제어 신호를 전송하는 레벨 제어부; 상기 업 컨버터부 후단에 연결되어 상기 레벨 제어부로부터의 감쇄 제어 신호에 의해 신호를 감쇄시키는 감쇄기; 상기 감쇄기로부터 출력되는 신호의 레벨을 검출하여 상기 레벨 제어부로 전송하는 출력 레벨 검출부; 및 상기 출력 레벨 검출부로부터의 신호를 증폭시켜 출력하는 고전력 증폭기를 더 구비하는 것을 또 다른 특징으로 한다.

또한, 상기 딜레이 제어부는 상기 복수개의 지연부 각각의 동작 제어 데이터를 저장하고 있는 딜레이 메모리부를 구비하며, 상기 딜레이 메모리부로부터 출력되는 동작 제어 데이터에 의해 상기 각각의 복수개의 지연부가 지연 경로와 무지연 경로를 스위칭하는 것을 또 다른 특징으로 한다.

또한, 상기 딜레이 메모리부의 데이터는 상기 복수개의 지연부 각각에 대해 1비트값인 것을 또 다른 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명에 의한 실시예를 상세하게 설명한다.

도 1은 본 발명에 의한 시간 지연 장치의 전체 구성을 나타낸 블록도이다.

도 1에 도시한 바와 같이, 본 발명에 의한 시간 지연 장치는 전원부(10), 딜레이 제어부(20), 발진부(30), 다운 컨버터부(down converter)(40), 제1 지연부(50), 제2 지연부(60), 제3 지연부(70), 제4 지연부(80) 및 업 컨버터부(up converter)(90)로 구성된다.

상기 전원부(10)는 상기 딜레이 제어부(20), 발진부(30), 다운 컨버터부(down converter)(40), 제1 지연부(50), 제2 지연부(60), 제3 지연부(70), 제4 지연부(80) 및 업 컨버터부(up converter)(90)로 전원을 공급한다.

상기 딜레이 제어부(20)는 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)로 이들의 동작을 제어하는 제어 신호를 보내고 또한 상기 발진부(30)로 PLL 주파수를 설정하는 신호를 보내는 곳으로서, 도 2와 같이 구성된다.

도 2에 도시한 바와 같이, 딜레이 제어부(20)는 PLL 주파수를 설정하기 위한 데이터를 저장하고 있는 PLL 메모리 IC(21)와 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)의 동작을 제어하기 위한 데이터를 저장하고 있는 딜레이 메모리 IC(23)를 구비한다.

상기 PLL 메모리 IC(21)는 PLL 제어부(22)를 통해 상기 발진부(30)의 PLL로PLL 제어신호를 전송하고, 상기 딜레이 메모리 IC(23)는 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)의 동작에 대한 데이터를 저장하고 있다가 원하는 동작에 따라 제1 및 제2 지연부(50,60)에 대한 동작 지시 데이터를 저장하고 있는 데이터 IC(24)와 제3 및 제4 지연부(70,80)에 대한 동작 지시 데이터를 저장하고 있는 데이터 IC(25)로 제어 신호를 전송하고, 이들 데이터 IC(24,25)를 통해 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)로 동작 지시 데이터를 전송한다.

도 3은 도 1의 상기 발진부(30)의 구성을 나타낸 것이다. 발진부(30)는 상기 딜레이 제어부(20)의 PLL 주파수 설정 신호에 의해 로컬 주파수를 발생시키는 부분으로, 도 2에 도시한 바와 같이, 수정 발진자(TCXO)(31)와 PLL(32)과 2way 디바이더(33)와 대역 통과 필터(band pass filter,34)를 구비한다. PLL(32)은 상기 딜레이 제어부(20)로부터의 PLL 제어 신호 및 수정 발진자(31)로부터의 신호에 의해 주파수 설정 신호를 발생시키고, 이는 2way 디바이더(33)에 의해 분배되어 대역 통과 필터(34)를 통해 다운 컨버터(40)와 업 컨버터(90)로 각각 주파수 설정 신호(L1,L2)를 보낸다.

도 4는 도 1의 상기 다운 컨버터부(40)의 구성을 나타낸 것으로서, RF인 입력 신호를 IF로 변환하는 곳이다. 도 4에 나타낸 바와 같이, 입력된 신호는 대역 통과 필터(41)를 거쳐 상기 발진부(30)로부터의 주파수 설정 신호(L1)에 의해 저역 통과 필터(42)를 거쳐 제 1 지연부(50)로 IF 신호를 출력한다.

도 5 내지 도 8은 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및제4 지연부(80)의 구성을 각각 나타낸 것이다. 도 5 내지 도 8에 나타난 바와 같이, 각각 상기 딜레이 제어부(20)의 데이터 IC(24,25)로부터의 동작 지시 데이터에 의해 지연 경로 또는 무지연 경로를 통과하게 된다. 도면에서 무지연 경로는 상부의 경로이며, 지연 경로는 표면 탄성파를 이용한 SAW 딜레이를 지나는 경로이며, 상기 딜레이 제어부(20)의 데이터 IC(24,25)로부터 0 데이터(0V)가 입력되면 상단의 무지연 경로로 향하고, 상기 딜레이 제어부(20)로부터 1 데이터(5V)가 입력되면 하단의 지연 경로로 향하게 된다.

도 9는 도 5 내지 도 8의 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)가 각각 1㎲ 지연부, 2㎲ 지연부, 4㎲ 지연부 및 8㎲ 지연부인 경우, 이들의 동작을 지시하는 상기 딜레이 제어부(20)로부터 출력되는 데이터를 나타낸 것이다.

도 9에 나타낸 바와 같이, 0㎲∼15㎲의 범위내에서 각 지연부(50,60,70,80)의 동작에 의해 1㎲ 단위로 지연 범위를 설정할 수 있다. 예컨대, 1㎲의 지연이 필요한 경우에는 상기 딜레이 제어부(20)는 상기 1㎲ 지연부(50)에 1 데이터, 상기 2㎲ 지연부(60), 상기 4㎲ 지연부(70) 및 상기 8㎲ 지연부(80)에는 0 데이터를 출력한다. 예컨대, 7㎲의 지연이 필요한 경우, 상기 딜레이 제어부(20)는 상기 1㎲ 지연부(50), 상기 2㎲ 지연부(60) 및 상기 4㎲ 지연부(70)에는 1 데이터, 상기 8㎲ 지연부(80)에는 0 데이터를 출력한다. 이와 같은 방식으로, 0㎲∼15㎲의 범위내에서 1㎲ 단위로 지연 범위를 설정할 수 있게 된다.

도 10은 도 1의 상기 업 컨버터부(up converter)(90)의 구성을 나타낸 것으로서, IF 신호를 다시 RF로 변환하는 곳이다. 도 10에 나타낸 바와 같이, 지연부를 통과해서 출력된 신호가 입력되면 대역 통과 필터(101)를 거쳐 상기 발진부(30)로부터의 주파수 설정 신호(L2)에 의해 저역 통과 필터(102)를 거쳐 RF 신호를 출력하게 된다.

도 11의 시간 지연 장치는 도 1의 장치와 기본적인 구성은 동일하며, 다만, 도 1의 시간 지연 장치에 입력 및 출력 레벨을 검출하여 이들의 레벨을 제어하는 기능을 더 구비하는 것을 특징으로 한다. 즉, 도 11에 도시한 바와 같이, 입력 레벨 검출부(110), 레벨 제어부(120), 감쇄기(130), 출력 레벨 검출부(140) 및 고전력 증폭기(150)를 더 구비하는 것을 특징으로 한다.

상기 입력 레벨 검출부(110)는 상기 다운 컨버터부(40) 전단에 연결되어 입력 신호 레벨을 검출하여 상기 레벨 제어부(120)로 전달하고, 상기 레벨 제어부(120)는 상기 입력 레벨 검출부(110)로부터 입력 레벨을 전송받아 감쇄기(130)에 감쇄 제어 신호를 전송한다.

상기 감쇄기(130)는 상기 업 컨버터부(90) 후단에 연결되어 상기 레벨 제어부(120)로부터의 감쇄 제어 신호에 의해 신호를 감쇄시켜 출력 레벨 검출부(140)로 전달하고, 상기 출력 레벨 검출부(140)는 상기 감쇄기(130)로부터 출력되는 신호의 레벨을 검출하여 상기 레벨 제어부(120)로 전송하고 또한 입력 신호를 고전력 증폭기(150)로 출력하며, 상기 고전력 증폭기(150)는 상기 출력 레벨 검출부(150)로부터의 신호를 증폭시켜 출력한다.

이상에서, 본 발명의 구성 및 작용을 본 발명에 의한 가장 바람직한 실시예에 의해서 설명하였으나, 본 발명이 상기 실시예에 한정되는 것이 아님은 물론이다.

예컨대, 상기 실시예에서는 상기 제1 지연부(50), 제2 지연부(60), 제3 지연부(70) 및 제4 지연부(80)에 각각 1㎲ 지연부, 2㎲ 지연부, 4㎲ 지연부 및 8㎲ 지연부를 사용하였으나, 필요에 따라 다른 지연 시간을 갖는 지연부를 사용할 수도 있음은 물론이다. 또한, 상기 실시예에서는 4개의 지연부를 사용하였으나, 필요에 따라 적당한 범위내에서 가감할 수 있음은 물론이다.

본 발명에 의하면, IF에서 디지털 신호로 변환하지 않고 아날로그 신호로부터 직접 딜레이를 할 수 있는 장치를 제공할 수 있다.

또한, 본 발명에 의하면, 복수개의 지연부를 직렬로 연결하고 이들 각각을 무지연 경로와 지연경로로 나누어 이들을 제어하도록 함으로써, 사용자의 필요에 따라 원하는 딜레이 시간을 세밀하게 설정할 수 있다.

또한, 본 발명에 의하면, 표면 탄성파의 시간 지연원리를 이용한 SAW 필터를 사용하므로써 원 신호원의 왜곡을 최소화할 수 있다.

또한, 본 발명에 의하면, 레벨 감시 회로 및 보정회로를 사용하므로 항상 일정한 RF 신호를 유지할 수 있다.

Claims

전원부;

입력 RF 신호를 IF 신호로 변환하여 출력하는 다운 컨버터부;

입력 IF 신호를 RF 신호로 변환하여 출력하는 업 컨버터부;

주파수 설정 신호를 발생시키는 PLL을 포함하며, 상기 PLL로부터 발생되는 주파수 설정 신호를 상기 다운 컨버터 및 업 컨버터로 보내는 발진부;

상기 다운 컨버터부로부터 입력된 신호를 지연시켜 상기 업 컨버터부로 출력하는 복수개의 지연부; 및

상기 복수개의 지연부에 각각 동작 제어 신호를 보내며, 상기 발진부에 주파수 설정 제어 신호를 보내는 딜레이 제어부

를 구비하며,

상기 복수개의 지연부는 서로 직렬로 연결되어 있으며, 서로 다른 지연 시간 값을 가지고, 각각 지연 경로와 무지연 경로를 가지며, 상기 딜레이 제어부의 동작 제어 신호에 의해 지연 경로와 무지연 경로를 스위칭하는 것을 특징으로 하는 시간 지연 장치.
제1항에 있어서,

상기 딜레이 제어부는 상기 복수개의 지연부 각각의 동작 제어 데이터를 저장하고 있는 딜레이 메모리부를 구비하며,

상기 딜레이 메모리부로부터 출력되는 동작 제어 데이터에 의해 상기 각각의 복수개의 지연부가 지연 경로와 무지연 경로를 스위칭하는 것을 특징으로 하는 시간 지연 장치.
제2항에 있어서,

상기 딜레이 메모리부의 데이터는 상기 복수개의 지연부 각각에 대해 1비트값인 것을 특징으로 하는 시간 지연 장치.
제1항에 있어서,

상기 다운 컨버터부 전단에 연결되어 입력 신호 레벨을 검출하는 입력 레벨 검출부;

상기 입력 레벨 검출부로부터 입력 레벨을 전송받아 감쇄기에 감쇄 제어 신호를 전송하는 레벨 제어부;

상기 업 컨버터부 후단에 연결되어 상기 레벨 제어부로부터의 감쇄 제어 신호에 의해 신호를 감쇄시키는 감쇄기;

상기 감쇄기로부터 출력되는 신호의 레벨을 검출하여 상기 레벨 제어부로 전송하는 출력 레벨 검출부; 및

상기 출력 레벨 검출부로부터의 신호를 증폭시켜 출력하는 고전력 증폭기

를 더 구비하는 것을 특징으로 하는 시간 지연 장치.
제4항에 있어서,

상기 딜레이 제어부는 상기 복수개의 지연부 각각의 동작 제어 데이터를 저장하고 있는 딜레이 메모리부를 구비하며,

상기 딜레이 메모리부로부터 출력되는 동작 제어 데이터에 의해 상기 각각의 복수개의 지연부가 지연 경로와 무지연 경로를 스위칭하는 것을 특징으로 하는 시간 지연 장치.
제5항에 있어서,

상기 딜레이 메모리부의 데이터는 상기 복수개의 지연부 각각에 대해 1비트값인 것을 특징으로 하는 시간 지연 장치.