JPH07154381A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH07154381A JPH07154381A JP29938193A JP29938193A JPH07154381A JP H07154381 A JPH07154381 A JP H07154381A JP 29938193 A JP29938193 A JP 29938193A JP 29938193 A JP29938193 A JP 29938193A JP H07154381 A JPH07154381 A JP H07154381A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- variable delay
- clock
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0033—Correction by delay
- H04L7/0037—Delay of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 本発明は，複数ビットのデータ，クロックを
伝送線を介して送信装置から受信装置へ転送するデータ
転送装置において，データ，クロックの最小繰り返し間
隔を小さくし，データ転送を高速化することを目的とす
る。 【構成】 データDT(0)〜DT(n)，クロックCKとしてパル
ス信号を与えるパルス発生回路１５を送信回路に備え，
受信クロックを遅延させる可変遅延回路１１と，可変遅
延回路１１により遅延したクロック１４のタイミングで
受信データをラッチするラッチ回路Lin(0)〜Lin(n)と，
ラッチ回路Lin(0)〜Lin(n)の出力信号を用いて可変遅延
回路１１の遅延量を制御する可変遅延制御回路１２を受
信回路に備える。 【効果】 データ，クロックの最小繰り返し間隔を小さ
くすることができ，データ転送の高速化が可能となる。
伝送線を介して送信装置から受信装置へ転送するデータ
転送装置において，データ，クロックの最小繰り返し間
隔を小さくし，データ転送を高速化することを目的とす
る。 【構成】 データDT(0)〜DT(n)，クロックCKとしてパル
ス信号を与えるパルス発生回路１５を送信回路に備え，
受信クロックを遅延させる可変遅延回路１１と，可変遅
延回路１１により遅延したクロック１４のタイミングで
受信データをラッチするラッチ回路Lin(0)〜Lin(n)と，
ラッチ回路Lin(0)〜Lin(n)の出力信号を用いて可変遅延
回路１１の遅延量を制御する可変遅延制御回路１２を受
信回路に備える。 【効果】 データ，クロックの最小繰り返し間隔を小さ
くすることができ，データ転送の高速化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送装置に係わ
り，特に，外部から入力する複数のデータを外部から入
力するクロックに同期してラッチするデータ転送装置に
関する。
り，特に，外部から入力する複数のデータを外部から入
力するクロックに同期してラッチするデータ転送装置に
関する。
【０００２】
【従来の技術】ある装置から別の装置にデータを転送す
る場合，送信装置から受信装置に対してデータとクロッ
クを送り，受信装置においてクロックのタイミングでデ
ータをラッチする方法が考えられる。図１０は，このよ
うな装置を示す図であり，１０１は送信装置，D(0)〜D
(n)は転送するデータ，CKは転送するクロック，Lout(0)
〜Lout(n)は送信データをクロックに同期させるための
ラッチ回路，１０２はクロックを遅延させる遅延回路，
T(0)〜T(n)，T(CK)はプリント基板上の配線やケーブル
等の装置間を接続する伝送線，１０３は受信装置，Lin
(0)〜Lin(n)は受信データをラッチするラッチ回路であ
り，ここではエッジトリガタイプのラッチ回路とする。
図１１は図１０の装置の動作を説明するタイムチャート
である。データ，クロックは，転送する際に送受信装置
内の回路や伝送線での伝搬時間の差が存在するため，受
信装置１０３に到達するタイミングが（tskw_prop）の
間でばらつく。受信装置でデータをラッチするには，こ
のばらつきを考慮してタイミング設計を行う必要があ
る。具体的には，送信装置の可変遅延回路１０２でクロ
ックをデータに対してtdly遅延させて送信し，受信クロ
ックの立ち上がりエッジが受信データの有効領域内で，
ラッチのセットアップタイム（tsu）とホールドタイム
（th）を満足するように設計を行う。tdlyによる遅延時
間のばらつきが無視できるように設計できたとしても，
このときのデータ，クロックの最小繰り返し間隔は（2t
skw_prop + tsu + th）である。
る場合，送信装置から受信装置に対してデータとクロッ
クを送り，受信装置においてクロックのタイミングでデ
ータをラッチする方法が考えられる。図１０は，このよ
うな装置を示す図であり，１０１は送信装置，D(0)〜D
(n)は転送するデータ，CKは転送するクロック，Lout(0)
〜Lout(n)は送信データをクロックに同期させるための
ラッチ回路，１０２はクロックを遅延させる遅延回路，
T(0)〜T(n)，T(CK)はプリント基板上の配線やケーブル
等の装置間を接続する伝送線，１０３は受信装置，Lin
(0)〜Lin(n)は受信データをラッチするラッチ回路であ
り，ここではエッジトリガタイプのラッチ回路とする。
図１１は図１０の装置の動作を説明するタイムチャート
である。データ，クロックは，転送する際に送受信装置
内の回路や伝送線での伝搬時間の差が存在するため，受
信装置１０３に到達するタイミングが（tskw_prop）の
間でばらつく。受信装置でデータをラッチするには，こ
のばらつきを考慮してタイミング設計を行う必要があ
る。具体的には，送信装置の可変遅延回路１０２でクロ
ックをデータに対してtdly遅延させて送信し，受信クロ
ックの立ち上がりエッジが受信データの有効領域内で，
ラッチのセットアップタイム（tsu）とホールドタイム
（th）を満足するように設計を行う。tdlyによる遅延時
間のばらつきが無視できるように設計できたとしても，
このときのデータ，クロックの最小繰り返し間隔は（2t
skw_prop + tsu + th）である。
【０００３】上記従来の技術に関連する公知例として，
米国ANSI（American National Standard Institute）の
X3.131-1986として標準規格に制定されているSCSI（Sma
ll Computer System Interface）がある。例えば，同期
モード転送でデータを転送する場合，ケーブル等による
信号間の伝搬時間の差を補償するため，送信装置でデー
タとクロック（REQまたはACK）の時間規定を満足させる
必要がある。SCSIでは，データの切り換わりからクロッ
クの立ち上がりまでの最小補償時間55ns，クロックの立
ち上がりから次のデータの切り換わりまでの最小補償時
間100ns，クロックの最小繰り返し間隔180nsを規定して
いる。
米国ANSI（American National Standard Institute）の
X3.131-1986として標準規格に制定されているSCSI（Sma
ll Computer System Interface）がある。例えば，同期
モード転送でデータを転送する場合，ケーブル等による
信号間の伝搬時間の差を補償するため，送信装置でデー
タとクロック（REQまたはACK）の時間規定を満足させる
必要がある。SCSIでは，データの切り換わりからクロッ
クの立ち上がりまでの最小補償時間55ns，クロックの立
ち上がりから次のデータの切り換わりまでの最小補償時
間100ns，クロックの最小繰り返し間隔180nsを規定して
いる。
【０００４】また，パラレルデータの転送において，デ
ータとクロックの位相及びパラレルビット間の位相の自
動調整を行うものが特開平5-75594号公報に記載されて
いる。
ータとクロックの位相及びパラレルビット間の位相の自
動調整を行うものが特開平5-75594号公報に記載されて
いる。
【０００５】尚，パラレルデータの転送に関するもので
はないが，外部からのクロックに同期して外部からのデ
ータを取り込むために，外部からのコントロール信号に
より可変遅延回路の遅延量を制御し，データ，クロック
の遅延時間を設定する半導体装置自体は特開平2-226316
号公報に開示されている。
はないが，外部からのクロックに同期して外部からのデ
ータを取り込むために，外部からのコントロール信号に
より可変遅延回路の遅延量を制御し，データ，クロック
の遅延時間を設定する半導体装置自体は特開平2-226316
号公報に開示されている。
【０００６】
【発明が解決しようとする課題】上記図１０の装置で
は，受信データ，クロックの最小繰り返し間隔は（2tsk
w_prop + tsu + th）であり，送信装置から受信装置ま
での信号の伝搬時間のばらつき（tskw_prop）がデータ
転送の高速化の妨げとなっていた。
は，受信データ，クロックの最小繰り返し間隔は（2tsk
w_prop + tsu + th）であり，送信装置から受信装置ま
での信号の伝搬時間のばらつき（tskw_prop）がデータ
転送の高速化の妨げとなっていた。
【０００７】また，特開平5-75594号公報には，受信側
のビット位相同期回路にて，パラレルのビット毎にデー
タとクロックの位相関係をデータが誤りなくラッチでき
るように調整する旨が記載されているが、具体的な実現
手段に関しては何等言及されていない。
のビット位相同期回路にて，パラレルのビット毎にデー
タとクロックの位相関係をデータが誤りなくラッチでき
るように調整する旨が記載されているが、具体的な実現
手段に関しては何等言及されていない。
【０００８】更に，特開平2-226316号公報に記載された
上記半導体装置は，1ビットのデータを取り込むための
装置であり，複数ビットのデータを取り込む場合には新
たな制御が必要である。
上記半導体装置は，1ビットのデータを取り込むための
装置であり，複数ビットのデータを取り込む場合には新
たな制御が必要である。
【０００９】本発明は，これらの欠点を解決するための
ものであり，データ，クロックの最小繰返し間隔を小さ
くし，複数ビットのデータ転送を高速化することを目的
とする。
ものであり，データ，クロックの最小繰返し間隔を小さ
くし，複数ビットのデータ転送を高速化することを目的
とする。
【００１０】
【課題を解決するための手段】本発明のデータ転送装置
の一構成として，送信装置に複数の送信データと送信ク
ロックとしてのパルス信号を発生する手段を備え，受信
装置に受信クロックを遅延させる可変遅延回路と，可変
遅延回路により遅延したクロックのタイミングで受信し
たデータをラッチするラッチ回路と，ラッチ回路の出力
信号を用いて可変遅延回路の遅延量を制御する可変遅延
制御回路を備える。
の一構成として，送信装置に複数の送信データと送信ク
ロックとしてのパルス信号を発生する手段を備え，受信
装置に受信クロックを遅延させる可変遅延回路と，可変
遅延回路により遅延したクロックのタイミングで受信し
たデータをラッチするラッチ回路と，ラッチ回路の出力
信号を用いて可変遅延回路の遅延量を制御する可変遅延
制御回路を備える。
【００１１】この可変遅延制御回路は，可変遅延回路の
遅延時間を徐々に増加し，複数の受信データのすべて
を，ラッチ回路がラッチ可能となるタイミングで制御を
終了する。このときのタイムチャートは図１２のように
なる。図１１に対して受信クロックの伝搬時間のばらつ
きを考慮する必要がなく，データ，クロックの最小繰り
返し間隔は，（tskw_prop + tsu + th）となる。
遅延時間を徐々に増加し，複数の受信データのすべて
を，ラッチ回路がラッチ可能となるタイミングで制御を
終了する。このときのタイムチャートは図１２のように
なる。図１１に対して受信クロックの伝搬時間のばらつ
きを考慮する必要がなく，データ，クロックの最小繰り
返し間隔は，（tskw_prop + tsu + th）となる。
【００１２】本発明のデータ転送装置の他の構成とし
て，送信装置にｎ本の送信データと送信クロックとして
のパルス信号を発生する手段を備え，受信装置に受信ク
ロックを遅延させるn／ｍ個（１≦ｍ≦ｎ）の可変遅延
回路と，可変遅延回路により遅延したクロックのタイミ
ングで受信したデータをラッチするラッチ回路と，ラッ
チ回路の出力信号を用いて可変遅延回路の遅延量を制御
する可変遅延制御回路を備える。
て，送信装置にｎ本の送信データと送信クロックとして
のパルス信号を発生する手段を備え，受信装置に受信ク
ロックを遅延させるn／ｍ個（１≦ｍ≦ｎ）の可変遅延
回路と，可変遅延回路により遅延したクロックのタイミ
ングで受信したデータをラッチするラッチ回路と，ラッ
チ回路の出力信号を用いて可変遅延回路の遅延量を制御
する可変遅延制御回路を備える。
【００１３】この可変遅延制御回路は，受信装置に到達
する時間によりデータをn／ｍに分割し，それぞれｍ本
のデータをラッチ回路がラッチ可能となるように各可変
遅延回路の遅延時間を制御する。m = n／2の場合のタイ
ムチャートは図１３のようになる。受信装置に早く到達
するｎ／２本の受信データを受信クロック１でラッチ
し，残りのｎ／２本の受信データを受信クロック２でラ
ッチする。図１２と同様に受信クロックの伝搬時間のば
らつきを考慮する必要がなく，さらに，データの伝搬時
間のばらつきが正規分布に近い場合には，tskw_propの
約半分のばらつきを考慮すればよいので，データ，クロ
ックの最小繰り返し間隔は，｛(tskw_prop)/2 + tsu +
th｝となる。
する時間によりデータをn／ｍに分割し，それぞれｍ本
のデータをラッチ回路がラッチ可能となるように各可変
遅延回路の遅延時間を制御する。m = n／2の場合のタイ
ムチャートは図１３のようになる。受信装置に早く到達
するｎ／２本の受信データを受信クロック１でラッチ
し，残りのｎ／２本の受信データを受信クロック２でラ
ッチする。図１２と同様に受信クロックの伝搬時間のば
らつきを考慮する必要がなく，さらに，データの伝搬時
間のばらつきが正規分布に近い場合には，tskw_propの
約半分のばらつきを考慮すればよいので，データ，クロ
ックの最小繰り返し間隔は，｛(tskw_prop)/2 + tsu +
th｝となる。
【００１４】さらに、本発明のデータ転送装置の他の構
成では，送信装置に送信データと送信クロックとしての
パルス信号を発生する手段を備え，受信装置に受信デー
タを遅延させる可変遅延回路と，可変遅延回路により遅
延したデータを受信クロックのタイミングでラッチする
ラッチ回路と，ラッチ回路の出力信号を用いて可変遅延
回路の遅延量を制御する可変遅延制御回路を備える。
成では，送信装置に送信データと送信クロックとしての
パルス信号を発生する手段を備え，受信装置に受信デー
タを遅延させる可変遅延回路と，可変遅延回路により遅
延したデータを受信クロックのタイミングでラッチする
ラッチ回路と，ラッチ回路の出力信号を用いて可変遅延
回路の遅延量を制御する可変遅延制御回路を備える。
【００１５】この可変遅延制御回路は，それぞれのデー
タに対する可変遅延回路の遅延時間を徐々に減少し，ラ
ッチ回路がラッチ可能となるタイミングで各可変遅延回
路の制御を終了する。このときのタイムチャートは図１
４のようになる。図１１に対して受信データおよび受信
クロックの伝搬時間のばらつきを考慮する必要がなく，
データ，クロックの最小繰り返し間隔は，(tsu + th）
となる。
タに対する可変遅延回路の遅延時間を徐々に減少し，ラ
ッチ回路がラッチ可能となるタイミングで各可変遅延回
路の制御を終了する。このときのタイムチャートは図１
４のようになる。図１１に対して受信データおよび受信
クロックの伝搬時間のばらつきを考慮する必要がなく，
データ，クロックの最小繰り返し間隔は，(tsu + th）
となる。
【００１６】
【作用】本発明により，データ，クロックの最小繰り返
し間隔を小さくすることができ，データ転送の高速化が
可能となる。
し間隔を小さくすることができ，データ転送の高速化が
可能となる。
【００１７】
【実施例】以下，本発明の実施例を説明する。図１は本
発明のデータ転送装置の第１の実施例を示す図である。
図１において，（a）は受信装置内の受信回路，（b）は
送信装置内の送信回路を示す。DT(0)〜DT(n)はデータ，
CKはクロック等のデータ書き込み制御信号，Lin(0)〜Li
n(n)はデータDT(0)〜DT(n)をラッチするラッチ回路であ
り，可変遅延回路１１によりCKを遅延したクロック１４
でラッチする。可変遅延制御回路１２は，ラッチ回路Li
n(0)〜Lin(n)の出力結果によりセレクタ１３のセレクト
信号SEL(i)（0≦i≦a）を生成する。SEL(i)により可変
遅延回路１１の遅延時間を制御し，クロックの位相調整
を行う。可変遅延回路１１は，例えば，所定の遅延量を
持つ遅延回路DL(1)〜DL(a)を図に示すように接続する。
可変遅延回路は，データの伝搬時間のばらつきを考慮
し，最も遅いデータでもラッチできるように全体の遅延
時間を設計する。セレクト信号SEL(i)は，（a + 1）本
の信号であり，このうちの１本をオンすることにより，
セレクタ１３に入力する（a + 1）本のタイミングの異
なるクロックを選択する。例えば，i = 0の場合にはC
K，i = 1の場合にはDL(1)の出力を選択する。１５はパ
ルス発生回路であり，ここで発行したパルス信号が信号
線１６，セレクタSout(0)〜Sout(n)，ラッチ回路Lout
(0)〜Lout(n)を介して受信回路にデータDT(0)〜DT(n)と
して転送される。同様に別のパルス信号が信号線１８，
セレクタSout(CK)を介して受信回路にクロックCKとして
転送される。ここで，セレクタSout(0)〜Sout(n)，Sout
(CK)は，受信クロックの位相調整の間，信号線１６，１
８のパルス信号を選択するようにセレクト信号１７を与
える。また，信号線１９〜２２は通常動作でのデータ，
クロックを入力する。
発明のデータ転送装置の第１の実施例を示す図である。
図１において，（a）は受信装置内の受信回路，（b）は
送信装置内の送信回路を示す。DT(0)〜DT(n)はデータ，
CKはクロック等のデータ書き込み制御信号，Lin(0)〜Li
n(n)はデータDT(0)〜DT(n)をラッチするラッチ回路であ
り，可変遅延回路１１によりCKを遅延したクロック１４
でラッチする。可変遅延制御回路１２は，ラッチ回路Li
n(0)〜Lin(n)の出力結果によりセレクタ１３のセレクト
信号SEL(i)（0≦i≦a）を生成する。SEL(i)により可変
遅延回路１１の遅延時間を制御し，クロックの位相調整
を行う。可変遅延回路１１は，例えば，所定の遅延量を
持つ遅延回路DL(1)〜DL(a)を図に示すように接続する。
可変遅延回路は，データの伝搬時間のばらつきを考慮
し，最も遅いデータでもラッチできるように全体の遅延
時間を設計する。セレクト信号SEL(i)は，（a + 1）本
の信号であり，このうちの１本をオンすることにより，
セレクタ１３に入力する（a + 1）本のタイミングの異
なるクロックを選択する。例えば，i = 0の場合にはC
K，i = 1の場合にはDL(1)の出力を選択する。１５はパ
ルス発生回路であり，ここで発行したパルス信号が信号
線１６，セレクタSout(0)〜Sout(n)，ラッチ回路Lout
(0)〜Lout(n)を介して受信回路にデータDT(0)〜DT(n)と
して転送される。同様に別のパルス信号が信号線１８，
セレクタSout(CK)を介して受信回路にクロックCKとして
転送される。ここで，セレクタSout(0)〜Sout(n)，Sout
(CK)は，受信クロックの位相調整の間，信号線１６，１
８のパルス信号を選択するようにセレクト信号１７を与
える。また，信号線１９〜２２は通常動作でのデータ，
クロックを入力する。
【００１８】図２は，受信回路，送信回路間の接続を説
明する図である。２０，２１はデータを入出力する装置
であり，ワークステーション等の計算機や，データの中
継を行う集線装置等である。２２，２３は図１の送信回
路，受信回路であり，通常一つの装置に両方の回路を備
え，データの送受信を行う。T(0)〜T(n)，T(CK)はプリ
ント基板上の配線やケーブル等の伝送線であり，T(0)〜
T(n)は図１のデータDT(0)〜DT(n)を，T(CK)はクロックC
Kを転送する。
明する図である。２０，２１はデータを入出力する装置
であり，ワークステーション等の計算機や，データの中
継を行う集線装置等である。２２，２３は図１の送信回
路，受信回路であり，通常一つの装置に両方の回路を備
え，データの送受信を行う。T(0)〜T(n)，T(CK)はプリ
ント基板上の配線やケーブル等の伝送線であり，T(0)〜
T(n)は図１のデータDT(0)〜DT(n)を，T(CK)はクロックC
Kを転送する。
【００１９】次に図３，図４を用いて第１の実施例の動
作を説明する。図３，図４は，それぞれ，図１の装置の
動作を説明するフローチャート，タイムチャートであ
る。クロックの位相調整はパワーオン直後等，実際にデ
ータを転送する前に行う。まず，iを位相調整開始時に
リセットし，SEL(0)をオンとしておく。この状態でDT
(0)〜DT(n)，CKを送信回路からワンショットのパルス信
号として入力する。このときの受信回路でのデータDT
(0)〜DT(n)，クロック１４，Lin(0)〜Lin(n)出力，Lin
(0)〜Lin(n)出力の論理積は図４のようになる。DT(0)〜
DT(n)のうち最も遅いデータ（図４ではDT(n)）よりもク
ロック１４が早い場合は，(a)全データラッチ不可の状
態であり，Lin(0)〜Lin(n)出力の論理積は低レベル，DT
(0)〜DT(n)のうち最も遅いデータよりもクロック１４が
遅い場合には，(b)全データラッチ可の状態であり，Lin
(0)〜Lin(n)出力の論理積は高レベルとなる。全データ
ラッチ可でない場合，iがインクリメントされ，セレク
タ１３はDL(1)出力を選択し，図４の矢印で示す方向に
クロック１４を遅延させる。この状態で次のデータ，CK
の入力を待つ。データ，CKは，送信回路から一定時間間
隔で与えるか，または，一回の調整終了時に受信回路か
らリクエスト信号を発行し，この信号に対して，送信回
路がデータ，CKを発行すればよい。Lin(0)〜Lin(n)出力
の論理積が高レベルとなるまで，この制御を繰り返し，
Lin(0)〜Lin(n)出力の論理積が高レベルになると，図３
の全データラッチ可の状態となる。このときのiが最大
値aでなければ，次にiをインクリメントし，位相調整を
終了する。iが最大値aの場合は，iをこれ以上インクリ
メントできないので，位相調整失敗となりエラー処理を
行う。この状態は，例えば，設計より長い伝送線を接続
した場合に伝搬時間のばらつきが大きくなり，可変遅延
回路の補償範囲を越える結果発生する。また，iのイン
クリメントは，Lin入力データとLinクロックのタイミン
グがラッチ回路Linのセットアップタイムを満足しない
と，Linがメタステーブル状態（ラッチの出力が長時
間，不確定の状態）となるため，これを避けるための処
理である。以上のようにクロックを遅延させることによ
り，すべての入力データをラッチできる。
作を説明する。図３，図４は，それぞれ，図１の装置の
動作を説明するフローチャート，タイムチャートであ
る。クロックの位相調整はパワーオン直後等，実際にデ
ータを転送する前に行う。まず，iを位相調整開始時に
リセットし，SEL(0)をオンとしておく。この状態でDT
(0)〜DT(n)，CKを送信回路からワンショットのパルス信
号として入力する。このときの受信回路でのデータDT
(0)〜DT(n)，クロック１４，Lin(0)〜Lin(n)出力，Lin
(0)〜Lin(n)出力の論理積は図４のようになる。DT(0)〜
DT(n)のうち最も遅いデータ（図４ではDT(n)）よりもク
ロック１４が早い場合は，(a)全データラッチ不可の状
態であり，Lin(0)〜Lin(n)出力の論理積は低レベル，DT
(0)〜DT(n)のうち最も遅いデータよりもクロック１４が
遅い場合には，(b)全データラッチ可の状態であり，Lin
(0)〜Lin(n)出力の論理積は高レベルとなる。全データ
ラッチ可でない場合，iがインクリメントされ，セレク
タ１３はDL(1)出力を選択し，図４の矢印で示す方向に
クロック１４を遅延させる。この状態で次のデータ，CK
の入力を待つ。データ，CKは，送信回路から一定時間間
隔で与えるか，または，一回の調整終了時に受信回路か
らリクエスト信号を発行し，この信号に対して，送信回
路がデータ，CKを発行すればよい。Lin(0)〜Lin(n)出力
の論理積が高レベルとなるまで，この制御を繰り返し，
Lin(0)〜Lin(n)出力の論理積が高レベルになると，図３
の全データラッチ可の状態となる。このときのiが最大
値aでなければ，次にiをインクリメントし，位相調整を
終了する。iが最大値aの場合は，iをこれ以上インクリ
メントできないので，位相調整失敗となりエラー処理を
行う。この状態は，例えば，設計より長い伝送線を接続
した場合に伝搬時間のばらつきが大きくなり，可変遅延
回路の補償範囲を越える結果発生する。また，iのイン
クリメントは，Lin入力データとLinクロックのタイミン
グがラッチ回路Linのセットアップタイムを満足しない
と，Linがメタステーブル状態（ラッチの出力が長時
間，不確定の状態）となるため，これを避けるための処
理である。以上のようにクロックを遅延させることによ
り，すべての入力データをラッチできる。
【００２０】その結果，図１２に示すように，データ，
クロックの繰り返し間隔が最小（tskw_prop + tsu + t
h）となり，データ転送の高速化が可能となる。ここ
で，図１で可変遅延回路１１と可変遅延制御回路１２は
受信回路として示したが，これらの一部または全体が送
信回路にあっても同様な効果が得られる。
クロックの繰り返し間隔が最小（tskw_prop + tsu + t
h）となり，データ転送の高速化が可能となる。ここ
で，図１で可変遅延回路１１と可変遅延制御回路１２は
受信回路として示したが，これらの一部または全体が送
信回路にあっても同様な効果が得られる。
【００２１】図５は本発明のデータ転送装置の第２の実
施例を示す図，図６は図５の可変遅延制御回路５２の一
例を示す図，図７は図５の装置の動作を説明するフロー
チャートである。
施例を示す図，図６は図５の可変遅延制御回路５２の一
例を示す図，図７は図５の装置の動作を説明するフロー
チャートである。
【００２２】図５は受信回路を示し，送信回路は図１と
同様な回路を用いる。DT(0)〜DT(n)はデータ，CKはクロ
ック等のデータ書き込み制御信号，Lin(0)〜Lin(n)は入
力データDT(0)〜DT(n)をラッチするラッチ回路であり，
VD(0)の可変遅延回路０およびVD(1)の可変遅延回路１に
より遅延したクロック５１をセレクタSin(0)〜Sin(n)で
選択し，その出力でデータをラッチする。可変遅延制御
回路５２は，ラッチ回路Lin(0)〜Lin(n)の出力結果によ
りセレクタSin(0)〜Sin(n)のセレクト信号CKSEL(0)〜CK
SEL(n)を生成し，セレクタSin(0)〜Sin(n)の出力を制御
する。また，可変遅延回路０および可変遅延回路１のセ
レクト信号SEL0(i)，SEL1(j)を生成し，SEL0(j)，SEL1
(j)により可変遅延回路０，可変遅延回路１の遅延時間
をそれぞれ制御する。可変遅延回路０，可変遅延回路１
は，図１の可変遅延回路１１と同様の構成である。セレ
クト信号SEL0(i)は，（a + 1）本の信号であり，このう
ちの１本をオンすることにより，（a + 1）本のタイミ
ングの異なるクロックを選択する。同様にセレクト信号
SEL1(j)は，（b + 1）本の信号であり，このうちの１本
をオンすることにより，（b + 1）本のタイミングの異
なるクロックを選択する。
同様な回路を用いる。DT(0)〜DT(n)はデータ，CKはクロ
ック等のデータ書き込み制御信号，Lin(0)〜Lin(n)は入
力データDT(0)〜DT(n)をラッチするラッチ回路であり，
VD(0)の可変遅延回路０およびVD(1)の可変遅延回路１に
より遅延したクロック５１をセレクタSin(0)〜Sin(n)で
選択し，その出力でデータをラッチする。可変遅延制御
回路５２は，ラッチ回路Lin(0)〜Lin(n)の出力結果によ
りセレクタSin(0)〜Sin(n)のセレクト信号CKSEL(0)〜CK
SEL(n)を生成し，セレクタSin(0)〜Sin(n)の出力を制御
する。また，可変遅延回路０および可変遅延回路１のセ
レクト信号SEL0(i)，SEL1(j)を生成し，SEL0(j)，SEL1
(j)により可変遅延回路０，可変遅延回路１の遅延時間
をそれぞれ制御する。可変遅延回路０，可変遅延回路１
は，図１の可変遅延回路１１と同様の構成である。セレ
クト信号SEL0(i)は，（a + 1）本の信号であり，このう
ちの１本をオンすることにより，（a + 1）本のタイミ
ングの異なるクロックを選択する。同様にセレクト信号
SEL1(j)は，（b + 1）本の信号であり，このうちの１本
をオンすることにより，（b + 1）本のタイミングの異
なるクロックを選択する。
【００２３】次に図７を用いて第２の実施例の動作を説
明する。クロックの位相調整開始時にセレクタSin(0)〜
Sin(n)は可変遅延回路０出力を選択し，i，jはリセット
しSEL0(0)，SEL1(0)をオンとしておく。この状態でDT
(0)〜DT(n)，CKを送信回路からワンショットのパルス信
号として入力する。約ｎ／２ビットのラッチ回路Linの
出力結果が高レベルでない場合に，図７のｎ／２ビット
ラッチ可でなく，i，jがインクリメントされ，クロック
５１が所定の遅延量だけ遅延する。この状態で次のデー
タ，CKの入力を待つ。ラッチ回路Linの出力結果がｎ／
２ビット高レベルとなるまで，この制御を繰り返し，ラ
ッチ回路Linの出力結果がｎ／２ビット高レベルとなる
と，図７のｎ／２ビットラッチ可の状態となり，iをイ
ンクリメントする。また，ラッチ可となったデータのセ
レクタSin(0)〜Sin(n)は，可変遅延回路０の出力を選択
し，ラッチ不可となったデータのSin(0)〜Sin(n)は，可
変遅延回路１の出力を選択するようにCKSEL(0)〜CKSEL
(n)を固定する。ｎ／２ビットラッチ可となった時点で
さらに全ビットラッチ可であれば，jをインクリメント
して調整が終了する。全ビットラッチ可でない場合，j
をインクリメントして次のデータ，CKの入力を待つ。全
ビットラッチ可となるまで，jのインクリメントとデー
タ，CKの入力を続け，全ビットラッチ可となった時点で
jをインクリメントし，すべての位相調整を終了する。
ｎ／２ビットラッチ可となった時のiのインクリメント
と，全ビットラッチ可となった時のjのインクリメント
は，第１の実施例と同様にメタステーブル状態を回避す
るための処理である。また，ｎ／２ビットラッチ可の判
定は，Lin(0)〜Lin(n)の出力を順次選択するように，図
６の６３のカウンタ０によりセレクタ６２のセレクト信
号を与え，Lin(0)〜Lin(n)の出力が高レベルである場合
に６４のカウンタ１でその数をカウントして判定する。
アンド回路６１はLin(0)〜Lin(n)の出力の論理積をとる
回路であり，全ビットラッチ可の判定に用いる。カウン
タ１，アンド回路６１の出力によりCKSEL，SEL0(i)，SE
L1(j)発生回路６５がCKSEL(0)〜CKSEL(n)，SEL0(i)，SE
L1(j)を制御する。以上のようにクロックを遅延させる
ことにより，可変遅延回路０の出力で約ｎ／２ビットの
データをラッチし，残りの約ｎ／２ビットのデータを可
変遅延回路１でラッチすることができる。
明する。クロックの位相調整開始時にセレクタSin(0)〜
Sin(n)は可変遅延回路０出力を選択し，i，jはリセット
しSEL0(0)，SEL1(0)をオンとしておく。この状態でDT
(0)〜DT(n)，CKを送信回路からワンショットのパルス信
号として入力する。約ｎ／２ビットのラッチ回路Linの
出力結果が高レベルでない場合に，図７のｎ／２ビット
ラッチ可でなく，i，jがインクリメントされ，クロック
５１が所定の遅延量だけ遅延する。この状態で次のデー
タ，CKの入力を待つ。ラッチ回路Linの出力結果がｎ／
２ビット高レベルとなるまで，この制御を繰り返し，ラ
ッチ回路Linの出力結果がｎ／２ビット高レベルとなる
と，図７のｎ／２ビットラッチ可の状態となり，iをイ
ンクリメントする。また，ラッチ可となったデータのセ
レクタSin(0)〜Sin(n)は，可変遅延回路０の出力を選択
し，ラッチ不可となったデータのSin(0)〜Sin(n)は，可
変遅延回路１の出力を選択するようにCKSEL(0)〜CKSEL
(n)を固定する。ｎ／２ビットラッチ可となった時点で
さらに全ビットラッチ可であれば，jをインクリメント
して調整が終了する。全ビットラッチ可でない場合，j
をインクリメントして次のデータ，CKの入力を待つ。全
ビットラッチ可となるまで，jのインクリメントとデー
タ，CKの入力を続け，全ビットラッチ可となった時点で
jをインクリメントし，すべての位相調整を終了する。
ｎ／２ビットラッチ可となった時のiのインクリメント
と，全ビットラッチ可となった時のjのインクリメント
は，第１の実施例と同様にメタステーブル状態を回避す
るための処理である。また，ｎ／２ビットラッチ可の判
定は，Lin(0)〜Lin(n)の出力を順次選択するように，図
６の６３のカウンタ０によりセレクタ６２のセレクト信
号を与え，Lin(0)〜Lin(n)の出力が高レベルである場合
に６４のカウンタ１でその数をカウントして判定する。
アンド回路６１はLin(0)〜Lin(n)の出力の論理積をとる
回路であり，全ビットラッチ可の判定に用いる。カウン
タ１，アンド回路６１の出力によりCKSEL，SEL0(i)，SE
L1(j)発生回路６５がCKSEL(0)〜CKSEL(n)，SEL0(i)，SE
L1(j)を制御する。以上のようにクロックを遅延させる
ことにより，可変遅延回路０の出力で約ｎ／２ビットの
データをラッチし，残りの約ｎ／２ビットのデータを可
変遅延回路１でラッチすることができる。
【００２４】その結果，図１３に示すように，データ，
クロックの繰り返し間隔が最小｛(tskw_prop)/2 + tsu
+ th｝となり，データ転送の高速化が可能となる。ここ
で，図５で可変遅延回路VD(0)，VD(1)，可変遅延制御回
路５２は受信回路として示したが，これらは送信回路に
あっても同様な効果が得られる。また，本実施例では，
可変遅延回路０と可変遅延回路１により２本のクロック
を生成し，約ｎ／２ビットのデータをそれぞれのクロッ
クでラッチするが，可変遅延回路をn／ｍ個（１≦m≦
n）用意し，n／ｍ本のクロックを生成することにより，
ｍビットのデータをそれぞれのクロックでラッチすれ
ば，データ，クロックの繰り返し間隔は｛(tskw_prop)/
2 + tsu + th｝より小さくなり，さらにデータ転送の高
速化が可能となる。
クロックの繰り返し間隔が最小｛(tskw_prop)/2 + tsu
+ th｝となり，データ転送の高速化が可能となる。ここ
で，図５で可変遅延回路VD(0)，VD(1)，可変遅延制御回
路５２は受信回路として示したが，これらは送信回路に
あっても同様な効果が得られる。また，本実施例では，
可変遅延回路０と可変遅延回路１により２本のクロック
を生成し，約ｎ／２ビットのデータをそれぞれのクロッ
クでラッチするが，可変遅延回路をn／ｍ個（１≦m≦
n）用意し，n／ｍ本のクロックを生成することにより，
ｍビットのデータをそれぞれのクロックでラッチすれ
ば，データ，クロックの繰り返し間隔は｛(tskw_prop)/
2 + tsu + th｝より小さくなり，さらにデータ転送の高
速化が可能となる。
【００２５】図８は，本発明のデータ転送装置の第３の
実施例を示す図，図９は図８の装置の動作を説明するフ
ローチャートである。図８は受信回路を示し，送信回路
は図１と同様な回路を用いる。DT(0)〜DT(n)はデータ，
CKはクロック等のデータ書き込み制御信号，Lin(0)〜Li
n(n)は入力データDT(0)〜DT(n)をラッチするラッチ回路
であり，VD(0)の可変遅延回路０〜VD(n)の可変遅延回路
ｎにより遅延したデータをCKでラッチする。可変遅延制
御回路８１は，ラッチ回路Lin(0)〜Lin(n)の出力結果に
より可変遅延回路０〜可変遅延回路ｎのセレクト信号SE
L0(i)〜SELn(k)を生成し，SEL0(i)〜SELn(k)により可変
遅延回路０〜可変遅延回路ｎの遅延時間をそれぞれ制御
する。可変遅延回路０〜可変遅延回路ｎは，図１の可変
遅延回路１１と同様の構成である。セレクト信号SEL0
(i)は，（a + 1）本の信号であり，このうちの１本をオ
ンすることにより，（a + 1）本のタイミングの異なる
クロックを選択する。セレクト信号SEL1(j)，SELn(k)も
SEL0(i)と同様である。
実施例を示す図，図９は図８の装置の動作を説明するフ
ローチャートである。図８は受信回路を示し，送信回路
は図１と同様な回路を用いる。DT(0)〜DT(n)はデータ，
CKはクロック等のデータ書き込み制御信号，Lin(0)〜Li
n(n)は入力データDT(0)〜DT(n)をラッチするラッチ回路
であり，VD(0)の可変遅延回路０〜VD(n)の可変遅延回路
ｎにより遅延したデータをCKでラッチする。可変遅延制
御回路８１は，ラッチ回路Lin(0)〜Lin(n)の出力結果に
より可変遅延回路０〜可変遅延回路ｎのセレクト信号SE
L0(i)〜SELn(k)を生成し，SEL0(i)〜SELn(k)により可変
遅延回路０〜可変遅延回路ｎの遅延時間をそれぞれ制御
する。可変遅延回路０〜可変遅延回路ｎは，図１の可変
遅延回路１１と同様の構成である。セレクト信号SEL0
(i)は，（a + 1）本の信号であり，このうちの１本をオ
ンすることにより，（a + 1）本のタイミングの異なる
クロックを選択する。セレクト信号SEL1(j)，SELn(k)も
SEL0(i)と同様である。
【００２６】次に図９を用いて第３の実施例の動作を説
明する。i〜kはクロックの位相調整開始時に最大値と
し，SEL0(a)，SEL1(b) … SELn(c)をオンしておく。こ
の状態でDT(0)〜DT(n)，CKを送信回路からワンショット
のパルス信号として入力する。次にラッチ回路Lin(0)〜
Lin(n)の出力をチェックし，未固定のセレクト信号SEL1
(j)，SELn(k)をデクリメントした後に，ラッチ可となっ
たビットのセレクト信号を固定する。この状態で次のデ
ータ，CKの入力を待つ。全ビットラッチ可となるまでこ
の処理を繰り返し，全ビットラッチ可となった時点です
べての位相調整を終了する。本実施例では，ラッチ可と
なったビットのセレクト信号を固定する前にセレクト信
号をデクリメントするために，第１の実施例と同様にメ
タステーブルを回避することができる。ただし，本実施
例の場合は第１，第２の実施例とは異なり，Lin入力デ
ータとLin入力クロックのタイミングがラッチ回路Linの
ホールドタイムを満足することを補償するためにデクリ
メントを行う。以上のようにデータを遅延させることに
より，すべての入力データをラッチできる。その結果，
図１４に示すように，データ，クロックの繰り返し間隔
が最小（tsu + th）となり，データ転送の高速化が可能
となる。ここで，図８で可変遅延回路VD(0)〜VD(n)，可
変遅延制御回路８１は受信回路として示したが，これら
は送信にあっても同様な効果が得られる。
明する。i〜kはクロックの位相調整開始時に最大値と
し，SEL0(a)，SEL1(b) … SELn(c)をオンしておく。こ
の状態でDT(0)〜DT(n)，CKを送信回路からワンショット
のパルス信号として入力する。次にラッチ回路Lin(0)〜
Lin(n)の出力をチェックし，未固定のセレクト信号SEL1
(j)，SELn(k)をデクリメントした後に，ラッチ可となっ
たビットのセレクト信号を固定する。この状態で次のデ
ータ，CKの入力を待つ。全ビットラッチ可となるまでこ
の処理を繰り返し，全ビットラッチ可となった時点です
べての位相調整を終了する。本実施例では，ラッチ可と
なったビットのセレクト信号を固定する前にセレクト信
号をデクリメントするために，第１の実施例と同様にメ
タステーブルを回避することができる。ただし，本実施
例の場合は第１，第２の実施例とは異なり，Lin入力デ
ータとLin入力クロックのタイミングがラッチ回路Linの
ホールドタイムを満足することを補償するためにデクリ
メントを行う。以上のようにデータを遅延させることに
より，すべての入力データをラッチできる。その結果，
図１４に示すように，データ，クロックの繰り返し間隔
が最小（tsu + th）となり，データ転送の高速化が可能
となる。ここで，図８で可変遅延回路VD(0)〜VD(n)，可
変遅延制御回路８１は受信回路として示したが，これら
は送信にあっても同様な効果が得られる。
【００２７】
【発明の効果】本発明では，データ，クロックの最小繰
り返し間隔を小さくすることができ，データ転送の高速
化に効果がある。
り返し間隔を小さくすることができ，データ転送の高速
化に効果がある。
【図１】本発明の第１の一実施例を示す図。
【図２】図１の受信回路，送信回路の接続を示す図。
【図３】図１の動作を説明するフローチャート。
【図４】図１の動作を説明するタイムチャート。
【図５】本発明の第２の実施例を示す図。
【図６】図５の可変遅延制御回路の例。
【図７】図４の動作を説明するフローチャート。
【図８】本発明の第３の実施例を示す図。
【図９】図８の動作を説明するフローチャート。
【図１０】従来例を示す図。
【図１１】従来例のデータ，クロックの繰り返し間隔を
示す図。
示す図。
【図１２】本発明の第１の実施例のデータ，クロックの
繰り返し間隔を示す図。
繰り返し間隔を示す図。
【図１３】本発明の第２の実施例のデータ，クロックの
繰り返し間隔を示す図。
繰り返し間隔を示す図。
【図１４】本発明の第３の実施例のデータ，クロックの
繰り返し間隔を示す図。
繰り返し間隔を示す図。
DT(0)〜DT(n)…データ，CK…クロック，Lin(0)〜Lin(n)
…受信データをラッチするラッチ回路，Sout(0)〜Sout
(n)…送信データを選択するセレクタ回路，Lout(0)〜Lo
ut(n)…送信データをラッチするラッチ回路，１１…可
変遅延回路，１２…可変遅延制御回路，１４…クロッ
ク，１５…パルス発生回路。
…受信データをラッチするラッチ回路，Sout(0)〜Sout
(n)…送信データを選択するセレクタ回路，Lout(0)〜Lo
ut(n)…送信データをラッチするラッチ回路，１１…可
変遅延回路，１２…可変遅延制御回路，１４…クロッ
ク，１５…パルス発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 剛久 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (9)
- 【請求項１】複数のデータと，その複数のデータと所定
のタイミングにあるクロックを，伝送線を介して送信装
置から受信装置へ転送するデータ転送装置において， 上記送信装置に上記複数のデータと上記クロックとして
のパルス信号を発生する手段を備え， 上記受信装置に上記クロックを遅延させる可変遅延回路
と，その可変遅延回路により遅延したクロックのタイミ
ングで上記複数のデータを夫々ラッチするラッチ回路
と，そのラッチ回路の出力信号を用いて該可変遅延回路
の遅延量を制御する可変遅延制御回路を備えることを特
徴とするデータ転送装置。 - 【請求項２】請求項１記載において，上記可変遅延制御
回路は，上記複数のデータのすべてを，上記ラッチ回路
がラッチ可能となるように，上記可変遅延回路を制御す
ることを特徴とするデータ転送装置。 - 【請求項３】請求項１記載において，上記可変遅延制御
回路は，ｎ本の上記複数のデータのうち，ｍ（１≦ｍ≦
ｎ）本のデータを上記ラッチ回路がラッチ可能となるよ
うに，上記可変遅延回路を制御することを特徴とするデ
ータ転送装置。 - 【請求項４】請求項３記載において，上記可変遅延制御
回路は，上記ラッチ回路の出力を順次選択するためのセ
レクタ回路に対して，セレクト信号を与える第１のカウ
ンタ回路と，選択された上記ラッチ回路の出力がラッチ
可能となる数をカウントする第２のカウンタ回路を備え
ることを特徴とするデータ転送装置。 - 【請求項５】請求項１記載において，複数のデータと，
その複数のデータと所定のタイミングにあるクロック
を，伝送線を介して複数の装置間で転送する場合，すべ
ての複数の装置に上記データとクロックとしてのパルス
信号を発生する手段と，上記可変遅延回路と，上記ラッ
チ回路と，上記可変遅延制御回路を備えることを特徴と
するデータ転送装置。 - 【請求項６】請求項１記載において，上記送信装置に上
記データとクロックとしてのパルス信号を発生する手段
と，上記可変遅延回路の一部と，上記可変遅延制御回路
の一部を備え，上記受信装置に上記ラッチ回路と，上記
可変遅延回路の一部と，上記可変遅延制御回路の一部を
備えることを特徴とするデータ転送装置。 - 【請求項７】複数のデータと，その複数のデータと所定
のタイミングにあるクロックを，伝送線を介して送信装
置から受信装置へ転送するデータ転送装置において， 上記送信装置に上記複数のデータと上記クロックとして
のパルス信号を発生する手段を備え， 上記受信装置に上記複数のデータを遅延させる可変遅延
回路と，その可変遅延回路により遅延したデータを上記
クロックのタイミングでラッチするラッチ回路と，その
ラッチ回路の出力信号を用いて上記可変遅延回路の遅延
量を制御する可変遅延制御回路を備えることを特徴とす
るデータ転送装置。 - 【請求項８】請求項７記載において，複数のデータと，
その複数のデータと所定のタイミングにあるクロック
を，伝送線を介して複数の装置間で転送する場合，すべ
ての複数の装置に上記データとクロックとしてのパルス
信号を発生する手段と，上記可変遅延回路と，上記ラッ
チ回路と，上記可変遅延制御回路を備えることを特徴と
するデータ転送装置。 - 【請求項９】請求項７記載において，上記送信装置に上
記データとクロックとしてのパルス信号を発生する手段
と，上記可変遅延回路の一部と，上記可変遅延制御回路
の一部を備え，上記受信装置に上記ラッチ回路と，上記
可変遅延回路の一部と，上記可変遅延制御回路の一部を
備えることを特徴とするデータ転送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29938193A JPH07154381A (ja) | 1993-11-30 | 1993-11-30 | データ転送装置 |
| US08/348,242 US5621774A (en) | 1993-11-30 | 1994-11-28 | Method and apparatus for synchronizing parallel data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29938193A JPH07154381A (ja) | 1993-11-30 | 1993-11-30 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07154381A true JPH07154381A (ja) | 1995-06-16 |
Family
ID=17871828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29938193A Pending JPH07154381A (ja) | 1993-11-30 | 1993-11-30 | データ転送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5621774A (ja) |
| JP (1) | JPH07154381A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284496A (ja) * | 1998-03-30 | 1999-10-15 | Sanyo Electric Co Ltd | パルス遅延回路及びパルス制御回路 |
| JP2007235623A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | インタフェース回路および２値データ伝送方法 |
| JP2008251984A (ja) * | 2007-03-30 | 2008-10-16 | Sony Corp | プリント配線基板および製造方法 |
| JP2015056738A (ja) * | 2013-09-11 | 2015-03-23 | 富士通セミコンダクター株式会社 | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
| WO2022102334A1 (ja) * | 2020-11-16 | 2022-05-19 | ソニーセミコンダクタソリューションズ株式会社 | データ受信装置 |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847403A (en) * | 1995-06-30 | 1998-12-08 | Siemens Medical Systems, Inc. | System and method for reducing radiation leakage with intensity modulated treatments |
| US5742190A (en) * | 1996-06-27 | 1998-04-21 | Intel Corporation | Method and apparatus for clocking latches in a system having both pulse latches and two-phase latches |
| US6115769A (en) * | 1996-06-28 | 2000-09-05 | Lsi Logic Corporation | Method and apparatus for providing precise circuit delays |
| JPH1028111A (ja) * | 1996-07-10 | 1998-01-27 | Oki Electric Ind Co Ltd | ビット位相同期方法およびビット位相同期回路 |
| US6310506B1 (en) * | 1996-10-29 | 2001-10-30 | Texas Instruments Incorporated | Programmable setup/hold time delay network |
| JPH10308093A (ja) * | 1997-05-07 | 1998-11-17 | Mitsubishi Electric Corp | 入力信号位相補償回路 |
| US5982827A (en) * | 1997-05-14 | 1999-11-09 | Hewlett-Packard Co. | Means for virtual deskewing of high/intermediate/low DUT data |
| US6218954B1 (en) * | 1997-06-10 | 2001-04-17 | Honda Giken Kogyo Kabushiki Kaisha | Communication control device |
| US6031847A (en) * | 1997-07-01 | 2000-02-29 | Silicon Graphics, Inc | Method and system for deskewing parallel bus channels |
| TW401539B (en) * | 1997-08-04 | 2000-08-11 | Matsushita Electric Ind Co Ltd | Delay time adjuster and adjusting method between multiple transmission lines |
| US6480548B1 (en) | 1997-11-17 | 2002-11-12 | Silicon Graphics, Inc. | Spacial derivative bus encoder and decoder |
| JPH11266218A (ja) * | 1998-03-17 | 1999-09-28 | Fujitsu Ltd | 位相制御装置及び位相制御方法 |
| US6466626B1 (en) | 1999-02-23 | 2002-10-15 | International Business Machines Corporation | Driver with in-situ variable compensation for cable attenuation |
| US6654897B1 (en) * | 1999-03-05 | 2003-11-25 | International Business Machines Corporation | Dynamic wave-pipelined interface apparatus and methods therefor |
| JP2000322885A (ja) * | 1999-05-07 | 2000-11-24 | Fujitsu Ltd | 半導体集積回路 |
| US6557066B1 (en) | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
| US6294937B1 (en) | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| US6775339B1 (en) | 1999-08-27 | 2004-08-10 | Silicon Graphics, Inc. | Circuit design for high-speed digital communication |
| JP2001168848A (ja) * | 1999-12-07 | 2001-06-22 | Mitsubishi Electric Corp | デジタル同期回路 |
| US6775345B1 (en) | 1999-12-30 | 2004-08-10 | Intel Corporation | Delay locked loop based data recovery circuit for data communication |
| US7031420B1 (en) * | 1999-12-30 | 2006-04-18 | Silicon Graphics, Inc. | System and method for adaptively deskewing parallel data signals relative to a clock |
| US6639956B1 (en) * | 1999-12-31 | 2003-10-28 | Intel Corporation | Data resynchronization circuit |
| US6553505B1 (en) * | 2000-02-29 | 2003-04-22 | Maxtor Corporation | Method and apparatus for performing clock timing de-skew |
| KR100335503B1 (ko) * | 2000-06-26 | 2002-05-08 | 윤종용 | 서로 다른 지연 특성을 동일하게 하는 신호 전달 회로,신호 전달 방법 및 이를 구비하는 반도체 장치의 데이터래치 회로 |
| DE10031355A1 (de) * | 2000-06-28 | 2002-01-17 | Grundig Ag | Verfahren und Vorrichtung zur zeitsynchronen Weiterleitung von Signalen |
| US6738922B1 (en) | 2000-10-06 | 2004-05-18 | Vitesse Semiconductor Corporation | Clock recovery unit which uses a detected frequency difference signal to help establish phase lock between a transmitted data signal and a recovered clock signal |
| US7050512B1 (en) * | 2001-01-08 | 2006-05-23 | Pixelworks, Inc. | Receiver architecture |
| JP4542286B2 (ja) * | 2001-06-06 | 2010-09-08 | 富士通株式会社 | 並列信号自動位相調整回路 |
| JP3719413B2 (ja) * | 2001-12-05 | 2005-11-24 | 日本電気株式会社 | データ伝送システム及びそれに用いられるデータ送受信装置と、その方法 |
| US7076678B2 (en) * | 2002-02-11 | 2006-07-11 | Micron Technology, Inc. | Method and apparatus for data transfer |
| US7069458B1 (en) * | 2002-08-16 | 2006-06-27 | Cypress Semiconductor Corp. | Parallel data interface and method for high-speed timing adjustment |
| US7231008B2 (en) * | 2002-11-15 | 2007-06-12 | Vitesse Semiconductor Corporation | Fast locking clock and data recovery unit |
| US7219269B2 (en) * | 2003-07-28 | 2007-05-15 | Credence Systems Corporation | Self-calibrating strobe signal generator |
| JP3982517B2 (ja) * | 2004-05-12 | 2007-09-26 | 日本電気株式会社 | データ伝送システム、制御装置及びその方法 |
| JP4291225B2 (ja) | 2004-06-30 | 2009-07-08 | 富士通株式会社 | パラレルデータを受信する装置および方法 |
| JP4419067B2 (ja) * | 2004-07-26 | 2010-02-24 | 株式会社日立製作所 | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール |
| US9384818B2 (en) | 2005-04-21 | 2016-07-05 | Violin Memory | Memory power management |
| US9582449B2 (en) | 2005-04-21 | 2017-02-28 | Violin Memory, Inc. | Interconnection system |
| EP2383660B1 (en) * | 2005-04-21 | 2013-06-26 | Violin Memory, Inc. | Interconnection system |
| US9286198B2 (en) | 2005-04-21 | 2016-03-15 | Violin Memory | Method and system for storage of data in non-volatile media |
| US8452929B2 (en) * | 2005-04-21 | 2013-05-28 | Violin Memory Inc. | Method and system for storage of data in non-volatile media |
| US8112655B2 (en) * | 2005-04-21 | 2012-02-07 | Violin Memory, Inc. | Mesosynchronous data bus apparatus and method of data transmission |
| JP2009507425A (ja) * | 2005-09-02 | 2009-02-19 | サイプレス セミコンダクター コーポレイション | ジッタを低減させて信号を多重化する回路、システム、方法 |
| US8028186B2 (en) * | 2006-10-23 | 2011-09-27 | Violin Memory, Inc. | Skew management in an interconnection system |
| ES2540533T3 (es) * | 2007-02-16 | 2015-07-10 | Orica Explosives Technology Pty Ltd | Conjunto detonador, aparato de voladura y método correspondiente |
| JP4420051B2 (ja) * | 2007-03-28 | 2010-02-24 | ソニー株式会社 | レーザ光発生装置 |
| KR100921003B1 (ko) * | 2007-12-14 | 2009-10-09 | 한국전자통신연구원 | 신호 전송 장치 및 신호 전송 방법 |
| EP2405601A1 (en) * | 2009-03-04 | 2012-01-11 | Fujitsu Limited | Data transfer device, data transmission device, data reception device, and control method |
| US9465756B2 (en) * | 2009-12-23 | 2016-10-11 | Violin Memory Inc. | Configurable interconnection system |
| CN103136147A (zh) * | 2011-12-03 | 2013-06-05 | 鸿富锦精密工业（深圳）有限公司 | 信号采集系统及方法 |
| US9672008B2 (en) * | 2014-11-24 | 2017-06-06 | Nvidia Corporation | Pausible bisynchronous FIFO |
| CN111431533B (zh) * | 2020-04-26 | 2023-06-16 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3830962A (en) * | 1972-10-19 | 1974-08-20 | Xerox Corp | Graphical data processor interface |
| JPS5642825A (en) * | 1979-09-14 | 1981-04-21 | Clarion Co Ltd | Compensating circuit for data reading clock |
| US4360843A (en) * | 1980-04-11 | 1982-11-23 | Sony Corporation | Apparatus and method for determining time code addresses at low tape speed |
| US4672639A (en) * | 1984-05-24 | 1987-06-09 | Kabushiki Kaisha Toshiba | Sampling clock pulse generator |
| US4805195A (en) * | 1984-06-08 | 1989-02-14 | Amdahl Corporation | Selectable timing delay circuit |
| GB8818665D0 (en) * | 1988-08-05 | 1988-09-07 | Crosfield Electronics Ltd | Methods & apparatus for synchronising clock signals |
| US5034967A (en) * | 1988-11-14 | 1991-07-23 | Datapoint Corporation | Metastable-free digital synchronizer with low phase error |
| US4965884A (en) * | 1989-11-22 | 1990-10-23 | Northern Telecom Limited | Data alignment method and apparatus |
| US5309561A (en) * | 1990-09-28 | 1994-05-03 | Tandem Computers Incorporated | Synchronous processor unit with interconnected, separately clocked processor sections which are automatically synchronized for data transfer operations |
| US5272729A (en) * | 1991-09-20 | 1993-12-21 | International Business Machines Corporation | Clock signal latency elimination network |
| JPH05110550A (ja) * | 1991-10-16 | 1993-04-30 | Fujitsu Ltd | スキユーキヤンセル方式 |
| US5455830A (en) * | 1992-02-20 | 1995-10-03 | Gregg; Thomas A. | Error detection and recovery in parallel/serial buses |
| JP2970717B2 (ja) * | 1992-03-17 | 1999-11-02 | 三菱電機株式会社 | フレ−ム同期回路 |
-
1993
- 1993-11-30 JP JP29938193A patent/JPH07154381A/ja active Pending
-
1994
- 1994-11-28 US US08/348,242 patent/US5621774A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11284496A (ja) * | 1998-03-30 | 1999-10-15 | Sanyo Electric Co Ltd | パルス遅延回路及びパルス制御回路 |
| JP2007235623A (ja) * | 2006-03-01 | 2007-09-13 | Nec Corp | インタフェース回路および２値データ伝送方法 |
| JP2008251984A (ja) * | 2007-03-30 | 2008-10-16 | Sony Corp | プリント配線基板および製造方法 |
| JP2015056738A (ja) * | 2013-09-11 | 2015-03-23 | 富士通セミコンダクター株式会社 | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
| WO2022102334A1 (ja) * | 2020-11-16 | 2022-05-19 | ソニーセミコンダクタソリューションズ株式会社 | データ受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5621774A (en) | 1997-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07154381A (ja) | データ転送装置 | |
| US5794020A (en) | Data transfer apparatus fetching reception data at maximum margin of timing | |
| US6016282A (en) | Clock vernier adjustment | |
| US7620837B2 (en) | Data transmission system and data transmission apparatus | |
| EP0943177B1 (en) | Clock vernier adjustment | |
| US5432823A (en) | Method and circuitry for minimizing clock-data skew in a bus system | |
| CA2365288C (en) | Dynamic wave-pipelined interface apparatus and methods therefor | |
| US5867541A (en) | Method and system for synchronizing data having skew | |
| US20040068682A1 (en) | Deskew circuit and disk array control device using the deskew circuit, and deskew method | |
| US20030099253A1 (en) | Apparatus and method for arbitrating data transmission amongst devices having SMII standard | |
| KR20200074917A (ko) | 직렬 통신을 위한 슬레이브 디바이스 및 방법 | |
| US20080218225A1 (en) | Semiconductor Device and Communication Control Method | |
| JPH0844667A (ja) | 自己タイミング調整型インタフェース | |
| WO1997006491A1 (en) | Synchronizing logic avoiding metastability | |
| US5294842A (en) | Update synchronizer | |
| US20090086870A1 (en) | Adaptive data alignment | |
| JPWO2009014182A1 (ja) | データ転送装置およびデータ転送方法 | |
| US6735732B2 (en) | Clock adjusting method and circuit device | |
| CN115085894A (zh) | 信号同步系统 | |
| JPH08194664A (ja) | データ転送装置 | |
| US7154809B2 (en) | Method for measuring the delay time of a signal line | |
| US7171445B2 (en) | Fixed snoop response time for source-clocked multiprocessor busses | |
| EP1269327A2 (en) | Parallel terminated bus system | |
| JP3330545B2 (ja) | 複数伝送線路間の遅延時間の調整装置 | |
| JPH05336091A (ja) | バス通信システム |