JPH11266218A - 位相制御装置及び位相制御方法 - Google Patents
位相制御装置及び位相制御方法Info
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- JPH11266218A JPH11266218A JP10066548A JP6654898A JPH11266218A JP H11266218 A JPH11266218 A JP H11266218A JP 10066548 A JP10066548 A JP 10066548A JP 6654898 A JP6654898 A JP 6654898A JP H11266218 A JPH11266218 A JP H11266218A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
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- H04J—MULTIPLEX COMMUNICATION
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- H04J3/0623—Synchronous multiplexing systems, e.g. synchronous digital hierarchy/synchronous optical network (SDH/SONET), synchronisation with a pointer process
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0057—Operations, administration and maintenance [OAM]
- H04J2203/006—Fault tolerance and recovery
Abstract
(57)【要約】
【課題】 位相合わせを効率的に行って、良好な無瞬断
切替えを行う位相制御装置を提供することを目的とす
る。 【解決手段】 遅延メモリＭ１、Ｍ２は、伝送路Ａ、Ｂ
毎に設けられ、遅延量Ｄにもとづいて、受信した信号Ｐ
１ａ、Ｐ１ｂを遅延させる。比較範囲設定手段１１は、
位相を比較する範囲を設定する。位相比較手段１２は、
範囲内で遅延メモリＭ１、Ｍ２からの出力信号Ｐ２ａ、
Ｐ２ｂの位相を比較する。位相制御手段１３は、比較の
結果、位相が不一致の場合には、遅延量Ｄを繰り返し設
定する。
切替えを行う位相制御装置を提供することを目的とす
る。 【解決手段】 遅延メモリＭ１、Ｍ２は、伝送路Ａ、Ｂ
毎に設けられ、遅延量Ｄにもとづいて、受信した信号Ｐ
１ａ、Ｐ１ｂを遅延させる。比較範囲設定手段１１は、
位相を比較する範囲を設定する。位相比較手段１２は、
範囲内で遅延メモリＭ１、Ｍ２からの出力信号Ｐ２ａ、
Ｐ２ｂの位相を比較する。位相制御手段１３は、比較の
結果、位相が不一致の場合には、遅延量Ｄを繰り返し設
定する。
Description
【０００１】
【発明の属する技術分野】本発明は位相制御装置及び位
相制御方法に関し、特に複数の伝送路から送られた同一
の信号の位相を一致させる位相制御を行う位相制御装置
及び複数の伝送路から送られた同一の信号の位相を一致
させる位相制御を行う位相制御方法に関する。
相制御方法に関し、特に複数の伝送路から送られた同一
の信号の位相を一致させる位相制御を行う位相制御装置
及び複数の伝送路から送られた同一の信号の位相を一致
させる位相制御を行う位相制御方法に関する。
【０００２】
【従来の技術】ネットワークの数々のインタフェースを
集積し、複数の加入者に対する通信サービスを提供する
ＳＤＨ（Synchronous Digital Hierarchy)伝送システム
は、多数の機器で構成されており、装置構成も複雑とな
っている。
集積し、複数の加入者に対する通信サービスを提供する
ＳＤＨ（Synchronous Digital Hierarchy)伝送システム
は、多数の機器で構成されており、装置構成も複雑とな
っている。
【０００３】このため、ＳＤＨ伝送システムは信頼性向
上のために伝送路を２重化し、さらに障害や保守に起因
して信号が瞬断しないように、これら伝送路を無瞬断切
替え方式で自動的に切り替えている。
上のために伝送路を２重化し、さらに障害や保守に起因
して信号が瞬断しないように、これら伝送路を無瞬断切
替え方式で自動的に切り替えている。
【０００４】図１３は従来の無瞬断切替えを行う伝送シ
ステムの構成を示す概略図である。送信局２００内部の
送信装置２０１からＮＮＩ（Network Node Interface)
フレーム構成をとる同一のパスＰを伝送路Ａと伝送路Ｂ
に分岐して送信する。
ステムの構成を示す概略図である。送信局２００内部の
送信装置２０１からＮＮＩ（Network Node Interface)
フレーム構成をとる同一のパスＰを伝送路Ａと伝送路Ｂ
に分岐して送信する。
【０００５】ここで伝送路Ａの距離と伝送路Ｂの距離は
一般に異なるため、受信側ではフレームの位相を一致さ
せる必要がある。したがって、受信局３００では、それ
ぞれの伝送路Ａ、Ｂに対応した遅延メモリｍ１、ｍ２か
らの出力のフレーム位相が一致するように、一方のメモ
リでパスＰを遅延させる。
一般に異なるため、受信側ではフレームの位相を一致さ
せる必要がある。したがって、受信局３００では、それ
ぞれの伝送路Ａ、Ｂに対応した遅延メモリｍ１、ｍ２か
らの出力のフレーム位相が一致するように、一方のメモ
リでパスＰを遅延させる。
【０００６】そして、いずれの遅延メモリｍ１、ｍ２か
らも位相が一致した同じパスＰを取り出せる状態にした
後で、２つのパスＰをセレクタ３０１で切り替えてい
る。図１４はパスのフレーム構成を示す図である。ＮＮ
ＩフレームのＰＯＨ（パスオーバヘッド）中のＪ１バイ
トやＨ４バイト等の管理バイトに対し、伝送路Ａ、Ｂの
距離差を考慮したフレーム数おきに、識別子ＩＤを付与
している。
らも位相が一致した同じパスＰを取り出せる状態にした
後で、２つのパスＰをセレクタ３０１で切り替えてい
る。図１４はパスのフレーム構成を示す図である。ＮＮ
ＩフレームのＰＯＨ（パスオーバヘッド）中のＪ１バイ
トやＨ４バイト等の管理バイトに対し、伝送路Ａ、Ｂの
距離差を考慮したフレーム数おきに、識別子ＩＤを付与
している。
【０００７】そして、２つの伝送路Ａ、Ｂの距離差がＮ
ＮＩフレームの範囲を越えている場合にも位相合わせが
できるように、送信装置２０１でマルチフレームを構成
している。したがって、１マルチフレーム範囲内で位相
差が吸収できるようになっている。
ＮＩフレームの範囲を越えている場合にも位相合わせが
できるように、送信装置２０１でマルチフレームを構成
している。したがって、１マルチフレーム範囲内で位相
差が吸収できるようになっている。
【０００８】このように、受信側でこの識別子ＩＤの到
達する時間差を検出することで位相を合わせている。
達する時間差を検出することで位相を合わせている。
【０００９】
【発明が解決しようとする課題】しかし、上記で説明し
たような従来の無瞬断切替え方式を行う伝送システムで
は、あらかじめ送信局２００でフレームに識別子ＩＤを
挿入して、マルチフレームを構成する機能を必要とする
ため、この機能を持たない既設の装置との接続時には無
瞬断切り替えを実現できないといった問題があった。
たような従来の無瞬断切替え方式を行う伝送システムで
は、あらかじめ送信局２００でフレームに識別子ＩＤを
挿入して、マルチフレームを構成する機能を必要とする
ため、この機能を持たない既設の装置との接続時には無
瞬断切り替えを実現できないといった問題があった。
【００１０】また、本来別の目的を持つＰＯＨの管理バ
イトに対して、位相合わせ用の識別子ＩＤを挿入してい
るため、該当する管理バイトを利用できないといった問
題があった。
イトに対して、位相合わせ用の識別子ＩＤを挿入してい
るため、該当する管理バイトを利用できないといった問
題があった。
【００１１】さらに、送信局２００で識別子ＩＤを挿入
するという方式自体が、パスＰの位相比較する区間を決
めてしまうことになるので、従来の位相制御は効率のよ
いものとはいえなかった。
するという方式自体が、パスＰの位相比較する区間を決
めてしまうことになるので、従来の位相制御は効率のよ
いものとはいえなかった。
【００１２】本発明はこのような点に鑑みてなされたも
のであり、位相合わせを効率的に行って、良好な無瞬断
切替えを行う位相制御装置を提供することを目的とす
る。また、本発明の他の目的は、位相合わせを効率的に
行う位相制御方法を提供することである。
のであり、位相合わせを効率的に行って、良好な無瞬断
切替えを行う位相制御装置を提供することを目的とす
る。また、本発明の他の目的は、位相合わせを効率的に
行う位相制御方法を提供することである。
【００１３】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すような複数の伝送路から送ら
れた同一の信号の位相を一致させる位相制御を行う位相
制御装置１０において、伝送路Ａ、Ｂ毎に設けられ、遅
延量Ｄにもとづいて、受信した信号Ｐ１ａ、Ｐ１ｂを遅
延させることで位相制御を行う遅延メモリＭ１、Ｍ２
と、位相を比較する範囲を設定する比較範囲設定手段１
１と、この範囲内で遅延メモリＭ１、Ｍ２からの出力信
号Ｐ２ａ、Ｐ２ｂの位相を比較する位相比較手段１２
と、比較の結果、位相が不一致の場合には、遅延量Ｄを
繰り返し設定して位相制御を行う位相制御手段１３と、
を有することを特徴とする位相制御装置１０が提供され
る。
決するために、図１に示すような複数の伝送路から送ら
れた同一の信号の位相を一致させる位相制御を行う位相
制御装置１０において、伝送路Ａ、Ｂ毎に設けられ、遅
延量Ｄにもとづいて、受信した信号Ｐ１ａ、Ｐ１ｂを遅
延させることで位相制御を行う遅延メモリＭ１、Ｍ２
と、位相を比較する範囲を設定する比較範囲設定手段１
１と、この範囲内で遅延メモリＭ１、Ｍ２からの出力信
号Ｐ２ａ、Ｐ２ｂの位相を比較する位相比較手段１２
と、比較の結果、位相が不一致の場合には、遅延量Ｄを
繰り返し設定して位相制御を行う位相制御手段１３と、
を有することを特徴とする位相制御装置１０が提供され
る。
【００１４】ここで、遅延メモリＭ１、Ｍ２は、伝送路
Ａ、Ｂ毎に設けられ、遅延量Ｄにもとづいて、受信した
信号Ｐ１ａ、Ｐ１ｂを遅延させる。比較範囲設定手段１
１は、位相を比較する範囲を設定する。位相比較手段１
２は、この範囲内で遅延メモリＭ１、Ｍ２からの出力信
号Ｐ２ａ、Ｐ２ｂの位相を比較する。位相制御手段１３
は、比較の結果、位相が不一致の場合には、遅延量Ｄを
繰り返し設定し位相制御を行う。
Ａ、Ｂ毎に設けられ、遅延量Ｄにもとづいて、受信した
信号Ｐ１ａ、Ｐ１ｂを遅延させる。比較範囲設定手段１
１は、位相を比較する範囲を設定する。位相比較手段１
２は、この範囲内で遅延メモリＭ１、Ｍ２からの出力信
号Ｐ２ａ、Ｐ２ｂの位相を比較する。位相制御手段１３
は、比較の結果、位相が不一致の場合には、遅延量Ｄを
繰り返し設定し位相制御を行う。
【００１５】また、図１２のフローチャートに示すよう
な複数の伝送路から送られた同一の信号の位相を一致さ
せる位相制御を行う位相制御方法において、伝送路毎に
遅延メモリを設置し、位相を比較する範囲を設定し、こ
の範囲内で遅延メモリからの出力信号の位相を比較し、
比較の結果、位相が不一致の場合には、伝送路から送ら
れた信号を最初に受信した遅延メモリに遅延量を繰り返
し設定することを特徴とする位相制御方法が提供され
る。
な複数の伝送路から送られた同一の信号の位相を一致さ
せる位相制御を行う位相制御方法において、伝送路毎に
遅延メモリを設置し、位相を比較する範囲を設定し、こ
の範囲内で遅延メモリからの出力信号の位相を比較し、
比較の結果、位相が不一致の場合には、伝送路から送ら
れた信号を最初に受信した遅延メモリに遅延量を繰り返
し設定することを特徴とする位相制御方法が提供され
る。
【００１６】ここで、遅延メモリからの出力信号の位相
を比較して、位相が不一致の場合には、最初に到着した
信号を受信する遅延メモリに遅延量を繰り返し設定す
る。
を比較して、位相が不一致の場合には、最初に到着した
信号を受信する遅延メモリに遅延量を繰り返し設定す
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の位相制御装置の原
理図である。位相制御装置１０は複数の伝送路から送ら
れた同一の信号の位相を一致させる位相制御を行う。
を参照して説明する。図１は本発明の位相制御装置の原
理図である。位相制御装置１０は複数の伝送路から送ら
れた同一の信号の位相を一致させる位相制御を行う。
【００１８】なお、本発明では、２重化された伝送路
Ａ、Ｂから送られた同一の信号（以降、パスと呼ぶ。）
Ｐ１ａ、Ｐ１ｂの位相制御を行うものとし、位相一致後
は無瞬断切替えされて出力されるものとする。
Ａ、Ｂから送られた同一の信号（以降、パスと呼ぶ。）
Ｐ１ａ、Ｐ１ｂの位相制御を行うものとし、位相一致後
は無瞬断切替えされて出力されるものとする。
【００１９】遅延メモリＭ１、Ｍ２は、伝送路Ａ、Ｂ毎
に設けられ、遅延量Ｄにもとづいて、受信したパスＰ１
ａ、Ｐ１ｂのいずれかを遅延させる。図ではパスＰ１ｂ
が先に到着するので、パスＰ１ｂを受信する遅延メモリ
Ｍ２に遅延量Ｄが設定されれば、パスＰ２ａ、Ｐ２ｂの
位相が一致する。
に設けられ、遅延量Ｄにもとづいて、受信したパスＰ１
ａ、Ｐ１ｂのいずれかを遅延させる。図ではパスＰ１ｂ
が先に到着するので、パスＰ１ｂを受信する遅延メモリ
Ｍ２に遅延量Ｄが設定されれば、パスＰ２ａ、Ｐ２ｂの
位相が一致する。
【００２０】比較範囲設定手段１１は、位相を比較する
範囲（時間）を設定する。比較範囲はオペレータ２０か
らの外部指定や、フレームエラー等を考慮して設定され
る。位相比較手段１２は、設定された比較範囲内で遅延
メモリＭ１、Ｍ２からの出力パスＰ２ａ、Ｐ２ｂの位相
をフレーム単位で比較する。
範囲（時間）を設定する。比較範囲はオペレータ２０か
らの外部指定や、フレームエラー等を考慮して設定され
る。位相比較手段１２は、設定された比較範囲内で遅延
メモリＭ１、Ｍ２からの出力パスＰ２ａ、Ｐ２ｂの位相
をフレーム単位で比較する。
【００２１】位相制御手段１３は、比較の結果、パスＰ
２ａ、Ｐ２ｂの位相が不一致の場合には、遅延量Ｄを繰
り返し設定する。また、位相制御手段１３は、一方の遅
延メモリに遅延量Ｄを繰り返し設定しても位相が不一致
の場合には、他方の遅延メモリに遅延量を設定してい
く。
２ａ、Ｐ２ｂの位相が不一致の場合には、遅延量Ｄを繰
り返し設定する。また、位相制御手段１３は、一方の遅
延メモリに遅延量Ｄを繰り返し設定しても位相が不一致
の場合には、他方の遅延メモリに遅延量を設定してい
く。
【００２２】例えば、最初に遅延メモリＭ１に遅延量Ｄ
を設定するものとすると、パスＰ１ａはパスＰ１ｂより
も到着時間が遅いので、遅延メモリＭ１に遅延量Ｄを設
定しても位相は一致してこない。
を設定するものとすると、パスＰ１ａはパスＰ１ｂより
も到着時間が遅いので、遅延メモリＭ１に遅延量Ｄを設
定しても位相は一致してこない。
【００２３】したがって、位相制御手段１３は、遅延メ
モリＭ１から遅延メモリＭ２に切り替えて、遅延メモリ
Ｍ２へ遅延量Ｄを設定していく。このように位相制御手
段１３は、遅延量Ｄを設定する遅延メモリがあらかじめ
決められており、位相比較手段１２でのパスＰ２ａ、Ｐ
２ｂの比較結果により、制御すべき遅延メモリを段階的
に切り替えていって位相制御を行う。
モリＭ１から遅延メモリＭ２に切り替えて、遅延メモリ
Ｍ２へ遅延量Ｄを設定していく。このように位相制御手
段１３は、遅延量Ｄを設定する遅延メモリがあらかじめ
決められており、位相比較手段１２でのパスＰ２ａ、Ｐ
２ｂの比較結果により、制御すべき遅延メモリを段階的
に切り替えていって位相制御を行う。
【００２４】なお、先に到着したパスＰ１ａの検出を行
うことで、遅延量Ｄを設定すべき遅延メモリをあらかじ
め選択して、位相制御時間を最短にした際の実施の形態
については後述する。
うことで、遅延量Ｄを設定すべき遅延メモリをあらかじ
め選択して、位相制御時間を最短にした際の実施の形態
については後述する。
【００２５】外部通知手段６−１は、位相の一致または
不一致の旨をオペレータ２０等の外部へ通知する。この
外部通知は、無瞬断切替え可能であるか否かを知らせる
ことになる。
不一致の旨をオペレータ２０等の外部へ通知する。この
外部通知は、無瞬断切替え可能であるか否かを知らせる
ことになる。
【００２６】次に動作について説明する。図２は本発明
の位相制御装置１０の動作シーケンスを示す図である。
ただし、遅延量Ｄの設定を遅延メモリＭ１から遅延メモ
リＭ２へ切り替える動作シーケンスである。 〔Ｓ１〕比較範囲設定手段１１は、パスＰ１ａ、Ｐ１ｂ
の位相を比較する範囲を設定する。 〔Ｓ２〕位相比較手段１２は、設定された比較範囲内で
遅延メモリＭ１、Ｍ２からの出力パスＰ２ａ、Ｐ２ｂの
位相を比較する。位相が一致すればステップＳ３へ、一
致しなければステップＳ４へ行く。 〔Ｓ３〕外部通知手段６−１は、位相が一致したので無
瞬断切替え可能として無瞬断切替えフラグをＯＮし、オ
ペレータ２０へ通知する。 〔Ｓ４〕位相制御手段１３は、遅延メモリＭ１、Ｍ２の
両方に対して、遅延量Ｄを設定して位相制御を行ったか
どうかを判断する。行った場合はステップＳ５へ、そう
でなければステップＳ６へ行く。 〔Ｓ５〕外部通知手段６−１は、遅延メモリＭ１、Ｍ２
の両方に対して位相制御を行っても位相が一致しないの
で、無瞬断切替え不可能として無瞬断切替えフラグをＯ
ＦＦし、オペレータ２０へ通知する。 〔Ｓ６〕位相制御手段１３は、遅延量Ｄを繰り返し設定
することで、遅延メモリＭ１が遅延できる最大遅延量ま
で設定したかどうかを判断する。最大遅延量を設定した
場合はステップＳ８へ、そうでなけばステップＳ７へ行
く。 〔Ｓ７〕位相制御手段１３は、遅延量Ｄを遅延メモリＭ
１に繰り返し設定する。 〔Ｓ８〕位相制御手段１３は、遅延メモリＭ１に与えた
遅延量Ｄをリセットしておく。 〔Ｓ９〕位相制御手段１３は、遅延量Ｄを設定する対象
遅延メモリを遅延メモリＭ１から遅延メモリＭ２へ切り
替える。そして、ステップＳ２へ戻る。
の位相制御装置１０の動作シーケンスを示す図である。
ただし、遅延量Ｄの設定を遅延メモリＭ１から遅延メモ
リＭ２へ切り替える動作シーケンスである。 〔Ｓ１〕比較範囲設定手段１１は、パスＰ１ａ、Ｐ１ｂ
の位相を比較する範囲を設定する。 〔Ｓ２〕位相比較手段１２は、設定された比較範囲内で
遅延メモリＭ１、Ｍ２からの出力パスＰ２ａ、Ｐ２ｂの
位相を比較する。位相が一致すればステップＳ３へ、一
致しなければステップＳ４へ行く。 〔Ｓ３〕外部通知手段６−１は、位相が一致したので無
瞬断切替え可能として無瞬断切替えフラグをＯＮし、オ
ペレータ２０へ通知する。 〔Ｓ４〕位相制御手段１３は、遅延メモリＭ１、Ｍ２の
両方に対して、遅延量Ｄを設定して位相制御を行ったか
どうかを判断する。行った場合はステップＳ５へ、そう
でなければステップＳ６へ行く。 〔Ｓ５〕外部通知手段６−１は、遅延メモリＭ１、Ｍ２
の両方に対して位相制御を行っても位相が一致しないの
で、無瞬断切替え不可能として無瞬断切替えフラグをＯ
ＦＦし、オペレータ２０へ通知する。 〔Ｓ６〕位相制御手段１３は、遅延量Ｄを繰り返し設定
することで、遅延メモリＭ１が遅延できる最大遅延量ま
で設定したかどうかを判断する。最大遅延量を設定した
場合はステップＳ８へ、そうでなけばステップＳ７へ行
く。 〔Ｓ７〕位相制御手段１３は、遅延量Ｄを遅延メモリＭ
１に繰り返し設定する。 〔Ｓ８〕位相制御手段１３は、遅延メモリＭ１に与えた
遅延量Ｄをリセットしておく。 〔Ｓ９〕位相制御手段１３は、遅延量Ｄを設定する対象
遅延メモリを遅延メモリＭ１から遅延メモリＭ２へ切り
替える。そして、ステップＳ２へ戻る。
【００２７】次に無瞬断切替え機能を含めた本発明の位
相制御装置１０の詳細な構成及び動作について説明す
る。図３〜図５は位相制御装置１０の構成を示す図であ
る。なお、図中太実線はパスを、細実線は制御信号を示
す。
相制御装置１０の詳細な構成及び動作について説明す
る。図３〜図５は位相制御装置１０の構成を示す図であ
る。なお、図中太実線はパスを、細実線は制御信号を示
す。
【００２８】受信インタフェース手段１ａ、１ｂは、２
つの異なる伝送路を経由して送信された光信号を受信
し、電気信号に変換してパスＰ１ａ、Ｐ１ｂを出力す
る。遅延メモリＭ１、Ｍ２は、遅延量Ｄにもとづいて、
受信インタフェース手段１ａ、１ｂから出力されたパス
Ｐ１ａ、Ｐ１ｂを蓄積し遅延させる。
つの異なる伝送路を経由して送信された光信号を受信
し、電気信号に変換してパスＰ１ａ、Ｐ１ｂを出力す
る。遅延メモリＭ１、Ｍ２は、遅延量Ｄにもとづいて、
受信インタフェース手段１ａ、１ｂから出力されたパス
Ｐ１ａ、Ｐ１ｂを蓄積し遅延させる。
【００２９】セレクタ５は、２つの遅延メモリＭ１、Ｍ
２の読み出し出力パスＰ２ａ、Ｐ２ｂの一方を選択し出
力する。なお、このパスＰ２ａ、Ｐ２ｂのセレクト制御
は、図には示していないが、後述のシステム制御手段６
を通じて、オペレータ２０からの指示等で制御される。
２の読み出し出力パスＰ２ａ、Ｐ２ｂの一方を選択し出
力する。なお、このパスＰ２ａ、Ｐ２ｂのセレクト制御
は、図には示していないが、後述のシステム制御手段６
を通じて、オペレータ２０からの指示等で制御される。
【００３０】フレームパルス生成手段２ａ、２ｂは、パ
スＰ１ａ、Ｐ１ｂのフレームの先頭ビット位置を検出
し、フレームの先頭ビットに同期したフレームパルスＦ
Ｐａ、ＦＰｂを生成する。具体的にはＪ１バイトを検出
して、この位置に同期したパルスを生成する。 遅延量
設定手段１３−２は、位相制御手段１３に含まれ、後述
の位相制御実行手段１３−１からの遅延量設定指示信号
Ｓ１にもとづいた遅延量Ｄを、遅延メモリＭ１、Ｍ２の
いずれかに設定する。
スＰ１ａ、Ｐ１ｂのフレームの先頭ビット位置を検出
し、フレームの先頭ビットに同期したフレームパルスＦ
Ｐａ、ＦＰｂを生成する。具体的にはＪ１バイトを検出
して、この位置に同期したパルスを生成する。 遅延量
設定手段１３−２は、位相制御手段１３に含まれ、後述
の位相制御実行手段１３−１からの遅延量設定指示信号
Ｓ１にもとづいた遅延量Ｄを、遅延メモリＭ１、Ｍ２の
いずれかに設定する。
【００３１】伝送路障害検出手段３ａ、３ｂは、伝送路
に発生した障害（いずれかのパスが未使用である場合も
含む）を検出する。そして、その障害発生を知らせるた
めの障害検出パルスＳ３ａ、Ｓ３ｂを生成する。
に発生した障害（いずれかのパスが未使用である場合も
含む）を検出する。そして、その障害発生を知らせるた
めの障害検出パルスＳ３ａ、Ｓ３ｂを生成する。
【００３２】Ｂ３エラー検出手段４ａ、４ｂは、パスＰ
１ａ、Ｐ１ｂのＰＯＨ中のＢ３エラーを検出し、このＢ
３エラー発生を知らせるためのパルスを生成する。さら
に、このパルスを遅延メモリＭ１、Ｍ２からの出力パス
Ｐ２ａ、Ｐ２ｂのフレームと時間的に一致させるため
に、遅延メモリＭ１、Ｍ２の設定遅延量Ｄに合わせて遅
延させ、Ｂ３エラー検出パルスＳ４ａ、Ｓ４ｂとして出
力する。
１ａ、Ｐ１ｂのＰＯＨ中のＢ３エラーを検出し、このＢ
３エラー発生を知らせるためのパルスを生成する。さら
に、このパルスを遅延メモリＭ１、Ｍ２からの出力パス
Ｐ２ａ、Ｐ２ｂのフレームと時間的に一致させるため
に、遅延メモリＭ１、Ｍ２の設定遅延量Ｄに合わせて遅
延させ、Ｂ３エラー検出パルスＳ４ａ、Ｓ４ｂとして出
力する。
【００３３】比較範囲設定手段１１は、Ｂ３エラー検出
パルスＳ４ａ、Ｓ４ｂと、フレームパルスＦＰａ、ＦＰ
ｂと、システム制御手段６からの比較範囲指示信号Ｓ５
とから、位相比較する際の比較範囲を設定し、比較範囲
設定信号Ｓ６を出力する。比較範囲設定信号Ｓ６は、例
えば位相比較を行う場合は、Ｈを出力する。このＨの区
間が比較範囲となる。
パルスＳ４ａ、Ｓ４ｂと、フレームパルスＦＰａ、ＦＰ
ｂと、システム制御手段６からの比較範囲指示信号Ｓ５
とから、位相比較する際の比較範囲を設定し、比較範囲
設定信号Ｓ６を出力する。比較範囲設定信号Ｓ６は、例
えば位相比較を行う場合は、Ｈを出力する。このＨの区
間が比較範囲となる。
【００３４】システム制御手段６は、外部通知手段６−
１を含み、オペレータ２０等の外部からの指示により、
システム制御を行うものである。また、オペレータ２０
がシステム制御手段６を通じて設定する信号としては、
比較範囲指示信号Ｓ５、保護段数設定信号Ｓ８、位相制
御禁止指示信号Ｓ１０、フラグ読み出し信号Ｓ１１があ
る。
１を含み、オペレータ２０等の外部からの指示により、
システム制御を行うものである。また、オペレータ２０
がシステム制御手段６を通じて設定する信号としては、
比較範囲指示信号Ｓ５、保護段数設定信号Ｓ８、位相制
御禁止指示信号Ｓ１０、フラグ読み出し信号Ｓ１１があ
る。
【００３５】位相比較手段１２は、比較範囲設定信号Ｓ
６で設定された比較範囲にもとづいて、パスＰ２ａ、Ｐ
２ｂの位相比較を行う。そして、出力である比較結果信
号Ｓ７として例えば、位相が一致ならば“Ｈ”、不一致
ならば“Ｌ”のような信号を出力する。
６で設定された比較範囲にもとづいて、パスＰ２ａ、Ｐ
２ｂの位相比較を行う。そして、出力である比較結果信
号Ｓ７として例えば、位相が一致ならば“Ｈ”、不一致
ならば“Ｌ”のような信号を出力する。
【００３６】保護段数設定手段７は、位相ずれ認識手段
７ａと位相一致認識手段７ｂを含む。位相ずれ認識手段
７ａは、位相があらかじめ定められた保護段数分連続し
て不一致の場合に始めて、位相ずれが発生したと認識
し、その旨を位相認識信号Ｓ９で通知する。なお、保護
段数は、保護段数設定信号Ｓ８にもとづいて設定され
る。
７ａと位相一致認識手段７ｂを含む。位相ずれ認識手段
７ａは、位相があらかじめ定められた保護段数分連続し
て不一致の場合に始めて、位相ずれが発生したと認識
し、その旨を位相認識信号Ｓ９で通知する。なお、保護
段数は、保護段数設定信号Ｓ８にもとづいて設定され
る。
【００３７】また、位相一致認識手段７ｂは、位相があ
らかじめ定められた保護段数分連続して一致の場合に始
めて、位相が一致したと認識し、その旨を位相認識信号
Ｓ９で通知する。なお、保護段数は、保護段数設定信号
Ｓ８にもとづいて設定される。
らかじめ定められた保護段数分連続して一致の場合に始
めて、位相が一致したと認識し、その旨を位相認識信号
Ｓ９で通知する。なお、保護段数は、保護段数設定信号
Ｓ８にもとづいて設定される。
【００３８】位相制御禁止手段８は、位相認識信号Ｓ
９、障害検出パルスＳ３ａ、Ｓ３ｂ、位相制御禁止指示
信号Ｓ１０の論理和処理を行って、位相制御禁止信号Ｓ
１３を出力する。
９、障害検出パルスＳ３ａ、Ｓ３ｂ、位相制御禁止指示
信号Ｓ１０の論理和処理を行って、位相制御禁止信号Ｓ
１３を出力する。
【００３９】位相制御実行手段１３−１は、位相制御手
段１３に含まれ、比較結果信号Ｓ７により位相が不一致
であることを知ると、比較範囲指示信号Ｓ５にもとづい
て、遅延量設定指示信号Ｓ１を出力する。また、位相制
御禁止信号Ｓ１３を受信した場合は位相制御を禁止す
る。
段１３に含まれ、比較結果信号Ｓ７により位相が不一致
であることを知ると、比較範囲指示信号Ｓ５にもとづい
て、遅延量設定指示信号Ｓ１を出力する。また、位相制
御禁止信号Ｓ１３を受信した場合は位相制御を禁止す
る。
【００４０】無瞬断切替えフラグレジスタ９は、位相制
御実行手段１３−１からのフラグ切替え信号Ｓ１２によ
り、無瞬断切替えフラグのＯＮ／ＯＦＦを行う。例え
ば、位相が一致したならば無瞬断切替えフラグはＯＮ、
不一致ならばＯＦＦである。また、システム制御手段６
からのフラグ読み出し信号Ｓ１１により無瞬断切替えフ
ラグの状態が読み出され、オペレータ２０に通知され
る。
御実行手段１３−１からのフラグ切替え信号Ｓ１２によ
り、無瞬断切替えフラグのＯＮ／ＯＦＦを行う。例え
ば、位相が一致したならば無瞬断切替えフラグはＯＮ、
不一致ならばＯＦＦである。また、システム制御手段６
からのフラグ読み出し信号Ｓ１１により無瞬断切替えフ
ラグの状態が読み出され、オペレータ２０に通知され
る。
【００４１】以上説明したように、本発明の位相制御装
置１０は、遅延メモリＭ１、Ｍ２からの出力パスＰ２
ａ、Ｐ２ｂの位相を比較して、位相が不一致の場合には
遅延量Ｄを繰り返し遅延メモリに設定する構成とした。
これにより、送信側で識別子を挿入する必要がなく、受
信側だけで効率よく位相制御を行うことが可能になる。
置１０は、遅延メモリＭ１、Ｍ２からの出力パスＰ２
ａ、Ｐ２ｂの位相を比較して、位相が不一致の場合には
遅延量Ｄを繰り返し遅延メモリに設定する構成とした。
これにより、送信側で識別子を挿入する必要がなく、受
信側だけで効率よく位相制御を行うことが可能になる。
【００４２】また、保護段数設定手段７によって比較結
果に数段の保護を設ける構成とした。これにより、位相
制御の信頼性を高めることが可能になる。例えば、位相
一致状態以後、瞬間的に比較結果が不一致となった場合
に即時、位相制御を再度行うことは望ましくない。
果に数段の保護を設ける構成とした。これにより、位相
制御の信頼性を高めることが可能になる。例えば、位相
一致状態以後、瞬間的に比較結果が不一致となった場合
に即時、位相制御を再度行うことは望ましくない。
【００４３】なぜなら、一方あるいは両方のパスのビッ
トエラー等により位相が一致しても比較結果が容易に不
一致となることが想定されるからである。このため、位
相比較結果に数段の保護を設けて、数段連続して不一致
になって始めて位相が変化したと認識する構成とした。
なお、位相が不一致から一致へ移る場合も同様である。
トエラー等により位相が一致しても比較結果が容易に不
一致となることが想定されるからである。このため、位
相比較結果に数段の保護を設けて、数段連続して不一致
になって始めて位相が変化したと認識する構成とした。
なお、位相が不一致から一致へ移る場合も同様である。
【００４４】さらに、Ｂ３エラーを持つフレームを検出
し、遅延メモリＭ１、Ｍ２の出力に対応するように比較
範囲の制御を行ったので、Ｂ３エラーが検出されたフレ
ームを比較しないように制御することが可能になる。
し、遅延メモリＭ１、Ｍ２の出力に対応するように比較
範囲の制御を行ったので、Ｂ３エラーが検出されたフレ
ームを比較しないように制御することが可能になる。
【００４５】また、位相比較範囲を決定するタイミング
パルス幅を比較範囲指示信号Ｓ５により、オペレータ２
０から設定できるので、柔軟な位相制御を行うことが可
能になる。
パルス幅を比較範囲指示信号Ｓ５により、オペレータ２
０から設定できるので、柔軟な位相制御を行うことが可
能になる。
【００４６】さらに、無瞬断切替えフラグレジスタ９に
より、無瞬断切替え可能／不可能を効率よくオペレータ
２０に通知することが可能になる。また、伝送路障害発
生時や外部からの位相制御禁止指示信号Ｓ１０により、
位相制御の禁止処理を柔軟に行うことが可能になる。
より、無瞬断切替え可能／不可能を効率よくオペレータ
２０に通知することが可能になる。また、伝送路障害発
生時や外部からの位相制御禁止指示信号Ｓ１０により、
位相制御の禁止処理を柔軟に行うことが可能になる。
【００４７】次に遅延量Ｄを設定すべき遅延メモリを最
初に選択して、位相制御時間を最短にする場合の位相制
御装置１０の実施の形態について説明する。なお、以降
に示す図では、図１と同じ構成要素については同じ符号
を付けて、それらの説明は省略する。図６は第１の実施
の形態の構成を示す図である。
初に選択して、位相制御時間を最短にする場合の位相制
御装置１０の実施の形態について説明する。なお、以降
に示す図では、図１と同じ構成要素については同じ符号
を付けて、それらの説明は省略する。図６は第１の実施
の形態の構成を示す図である。
【００４８】有効信号検出手段１０１ａ、１０１ｂは、
伝送路上で送信された複数の信号の中で、有効信号を検
出した場合に、有効信号検出パルスＶａ、Ｖｂを生成す
る。ここでは、パスＰ１ａ、パスＰ１ｂのＰＯＨ中のＣ
２バイトを検出することで、送られてきたパスが有効信
号か否かを判断する。Ｃ２バイトはパスの使用／未使用
を示すバイトであり、通常未使用時はＡＬＬ“Ｌ”であ
る。
伝送路上で送信された複数の信号の中で、有効信号を検
出した場合に、有効信号検出パルスＶａ、Ｖｂを生成す
る。ここでは、パスＰ１ａ、パスＰ１ｂのＰＯＨ中のＣ
２バイトを検出することで、送られてきたパスが有効信
号か否かを判断する。Ｃ２バイトはパスの使用／未使用
を示すバイトであり、通常未使用時はＡＬＬ“Ｌ”であ
る。
【００４９】したがって、有効信号検出手段１０１ａ、
１０１ｂは、距離の短い方の伝送路を伝わったパスから
先にＣ２バイトを検出して、有効信号検出パルスＶａ、
Ｖｂを生成することになる。
１０１ｂは、距離の短い方の伝送路を伝わったパスから
先にＣ２バイトを検出して、有効信号検出パルスＶａ、
Ｖｂを生成することになる。
【００５０】遅延メモリ選択手段１０２は、有効信号検
出パルスＶａ、Ｖｂにもとづいて、遅延量Ｄを設定すべ
き遅延メモリＭ１、Ｍ２を選択するための選択信号ＳＥ
Ｌを出力する。
出パルスＶａ、Ｖｂにもとづいて、遅延量Ｄを設定すべ
き遅延メモリＭ１、Ｍ２を選択するための選択信号ＳＥ
Ｌを出力する。
【００５１】そして、位相制御手段１３は、位相比較手
段１２からの比較結果信号Ｓ７で位相不一致が通知され
ると、選択信号ＳＥＬで指示された遅延メモリに遅延量
Ｄを設定していく。
段１２からの比較結果信号Ｓ７で位相不一致が通知され
ると、選択信号ＳＥＬで指示された遅延メモリに遅延量
Ｄを設定していく。
【００５２】図７は遅延メモリＭ１を選択する際のタイ
ミングを示す図である。有効信号検出パルスＶａ、Ｖｂ
は“Ｈ”でＣ２バイトを検出したことを示し、選択信号
ＳＥＬが“Ｈ”ならば遅延メモリＭ１、選択信号ＳＥＬ
が“Ｌ”ならば遅延メモリＭ２とする。
ミングを示す図である。有効信号検出パルスＶａ、Ｖｂ
は“Ｈ”でＣ２バイトを検出したことを示し、選択信号
ＳＥＬが“Ｈ”ならば遅延メモリＭ１、選択信号ＳＥＬ
が“Ｌ”ならば遅延メモリＭ２とする。
【００５３】有効信号検出パルス生成手段１０１ａが先
に有効信号検出パルスＶａを出力した場合は、図のよう
に選択信号ＳＥＬ＝“Ｈ”となり、遅延メモリＭ１を選
択する。ただし、有効信号検出パルスＶａ、Ｖｂともに
“Ｌ”の場合は位相制御は行わない。
に有効信号検出パルスＶａを出力した場合は、図のよう
に選択信号ＳＥＬ＝“Ｈ”となり、遅延メモリＭ１を選
択する。ただし、有効信号検出パルスＶａ、Ｖｂともに
“Ｌ”の場合は位相制御は行わない。
【００５４】なお、上記の説明ではＣ２バイトを検出す
ることで有効信号の検出としたが、Ｐ−ＡＩＳ（Path-A
larm Indicate Signal) の回復を検出することで有効信
号の検出としてもよい。
ることで有効信号の検出としたが、Ｐ−ＡＩＳ（Path-A
larm Indicate Signal) の回復を検出することで有効信
号の検出としてもよい。
【００５５】Ｐ−ＡＩＳはパス異常時にはＡＬＬ“Ｈ”
となる。したがって、有効信号検出手段１０１ａ、１０
１ｂで、Ｐ−ＡＩＳが回復したかどうかを検出すること
で、Ｐ−ＡＩＳが先に回復したパスが遅延の少ないパス
と判断できるので、これに対して有効信号検出パルスＶ
ａ、Ｖｂを生成すればよい。
となる。したがって、有効信号検出手段１０１ａ、１０
１ｂで、Ｐ−ＡＩＳが回復したかどうかを検出すること
で、Ｐ−ＡＩＳが先に回復したパスが遅延の少ないパス
と判断できるので、これに対して有効信号検出パルスＶ
ａ、Ｖｂを生成すればよい。
【００５６】次に第２の実施の形態について説明する、
図８は第２の実施の形態の構成を示す図である。第２の
実施の形態は、位相差検出手段１０３により位相差を検
出するものである。
図８は第２の実施の形態の構成を示す図である。第２の
実施の形態は、位相差検出手段１０３により位相差を検
出するものである。
【００５７】位相差検出手段１０３は、イネーブル制御
手段１０３−１と、フレームカウンタ１０３−２で構成
され、先に生成した有効信号検出パルスと、後に生成し
た有効信号検出パルスとからパスＰ１ａ、Ｐ１ｂの位相
差を検出する。
手段１０３−１と、フレームカウンタ１０３−２で構成
され、先に生成した有効信号検出パルスと、後に生成し
た有効信号検出パルスとからパスＰ１ａ、Ｐ１ｂの位相
差を検出する。
【００５８】イネーブル制御手段１０３−１は、有効信
号検出パルスＶａ、Ｖｂからイネーブル信号Ｓｅｎを生
成する。すなわち、有効信号検出パルスＶａ、Ｖｂの先
に生成したほうをフレームカウンタ１０３−２のスター
ト信号として出力し、後に生成した方をストップ信号と
して出力する。
号検出パルスＶａ、Ｖｂからイネーブル信号Ｓｅｎを生
成する。すなわち、有効信号検出パルスＶａ、Ｖｂの先
に生成したほうをフレームカウンタ１０３−２のスター
ト信号として出力し、後に生成した方をストップ信号と
して出力する。
【００５９】フレームカウンタ１０３−２では、フレー
ムパルスＦＰａ、ＦＰｂをクロックとして受信し、イネ
ーブル制御手段１０３−１からのイネーブル信号により
フレームをカウントして位相差を検出し、位相差信号Ｓ
ｑとして位相制御手段１３に送信する。
ムパルスＦＰａ、ＦＰｂをクロックとして受信し、イネ
ーブル制御手段１０３−１からのイネーブル信号により
フレームをカウントして位相差を検出し、位相差信号Ｓ
ｑとして位相制御手段１３に送信する。
【００６０】図９は位相差検出のタイミングを示す図で
ある。遅延メモリＭ１が選択される過程までは図７と同
様である。有効信号検出パルスＶａが先に変化し、有効
信号検出パルスＶｂが後に変化しているため図のような
イネーブル信号Ｓｅｎが生成する。また、このイネーブ
ル信号Ｓｅｎの間にフレームパルスがクロックとして７
回入力されていることから、パスの位相差が７フレーム
分あることがわかる。そして、位相差信号Ｓｑは、この
情報を位相制御手段１３に通知する。
ある。遅延メモリＭ１が選択される過程までは図７と同
様である。有効信号検出パルスＶａが先に変化し、有効
信号検出パルスＶｂが後に変化しているため図のような
イネーブル信号Ｓｅｎが生成する。また、このイネーブ
ル信号Ｓｅｎの間にフレームパルスがクロックとして７
回入力されていることから、パスの位相差が７フレーム
分あることがわかる。そして、位相差信号Ｓｑは、この
情報を位相制御手段１３に通知する。
【００６１】次に第３の実施の形態について説明する、
図１０は第３の実施の形態の構成を示す図である。第３
の実施の形態は伝送路の回線品質を考慮して位相制御を
行うものである。
図１０は第３の実施の形態の構成を示す図である。第３
の実施の形態は伝送路の回線品質を考慮して位相制御を
行うものである。
【００６２】回線品質監視手段１０４ａ、１０４ｂは、
伝送路の回線品質を監視して、回線品質状態信号Ｒａ、
Ｒｂを生成する。位相制御制限手段１０５は、回線品質
状態信号Ｒａ、Ｒｂにもとづいて、遅延量の設定回数を
制限する。そして、制限情報Ｘｉを位相制御手段１３に
送信する。位相制御手段１３は、この制限情報Ｘｉにも
とづいて位相制御を行う。
伝送路の回線品質を監視して、回線品質状態信号Ｒａ、
Ｒｂを生成する。位相制御制限手段１０５は、回線品質
状態信号Ｒａ、Ｒｂにもとづいて、遅延量の設定回数を
制限する。そして、制限情報Ｘｉを位相制御手段１３に
送信する。位相制御手段１３は、この制限情報Ｘｉにも
とづいて位相制御を行う。
【００６３】図１１は回線品質と遅延量設定回数の対応
表である。対応表１０５−１は、回線品質Ｒと、遅延量
設定回数Ｘの項目を持つ。対応表１０５−１では例え
ば、回線品質Ｒが１０-4の場合は回線品質状態が劣悪な
ので、位相制御を行っても意味がないものとして、遅延
量設定回数Ｘが０となっており、位相制御を行わない。
表である。対応表１０５−１は、回線品質Ｒと、遅延量
設定回数Ｘの項目を持つ。対応表１０５−１では例え
ば、回線品質Ｒが１０-4の場合は回線品質状態が劣悪な
ので、位相制御を行っても意味がないものとして、遅延
量設定回数Ｘが０となっており、位相制御を行わない。
【００６４】また、回線品質Ｒが１０-5の場合は回線品
質状態が許容できる品質状態であるとし、遅延量設定回
数Ｘを１５として、位相一致の確立に努める。さらに、
回線品質Ｒが１０-8の場合は回線品質状態が良好なの
で、遅延量設定回数Ｘを１とし、必要以上に位相制御を
行わないようにする。
質状態が許容できる品質状態であるとし、遅延量設定回
数Ｘを１５として、位相一致の確立に努める。さらに、
回線品質Ｒが１０-8の場合は回線品質状態が良好なの
で、遅延量設定回数Ｘを１とし、必要以上に位相制御を
行わないようにする。
【００６５】以上説明したように、本発明の位相制御装
置１０は、遅延メモリＭ１、Ｍ２からの出力パスＰ２
ａ、Ｐ２ｂの位相を比較して、位相が不一致の場合には
遅延量Ｄを繰り返し遅延メモリに設定する構成とした。
置１０は、遅延メモリＭ１、Ｍ２からの出力パスＰ２
ａ、Ｐ２ｂの位相を比較して、位相が不一致の場合には
遅延量Ｄを繰り返し遅延メモリに設定する構成とした。
【００６６】これにより、本発明は識別子の到達する時
間差を検出しての位相合わせではないので、送信側で識
別子を挿入する必要がなく、受信側だけで効率よく位相
制御を行うことが可能になる。
間差を検出しての位相合わせではないので、送信側で識
別子を挿入する必要がなく、受信側だけで効率よく位相
制御を行うことが可能になる。
【００６７】次に本発明の位相制御方法について説明す
る。図１２は本発明の位相制御方法の処理手順を示すフ
ローチャートである。 〔Ｓ１０〕伝送路毎に遅延メモリを設置する。 〔Ｓ１１〕位相を比較する範囲を設定する。 〔Ｓ１２〕比較範囲内で遅延メモリからの出力信号の位
相を比較する。 〔Ｓ１３〕比較の結果、位相が不一致の場合には、伝送
路から送られた信号を最初に受信した遅延メモリに遅延
量を繰り返し設定する。
る。図１２は本発明の位相制御方法の処理手順を示すフ
ローチャートである。 〔Ｓ１０〕伝送路毎に遅延メモリを設置する。 〔Ｓ１１〕位相を比較する範囲を設定する。 〔Ｓ１２〕比較範囲内で遅延メモリからの出力信号の位
相を比較する。 〔Ｓ１３〕比較の結果、位相が不一致の場合には、伝送
路から送られた信号を最初に受信した遅延メモリに遅延
量を繰り返し設定する。
【００６８】以上説明したように、本発明の位相制御方
法は、遅延メモリからの出力信号の位相を比較して、位
相が不一致の場合には、伝送路から送られた信号を最初
に受信した遅延メモリに遅延量を繰り返し設定するもの
とした。
法は、遅延メモリからの出力信号の位相を比較して、位
相が不一致の場合には、伝送路から送られた信号を最初
に受信した遅延メモリに遅延量を繰り返し設定するもの
とした。
【００６９】これにより、位相制御時間を短縮すること
ができ、効率のよい位相制御を行うことが可能になる。
ができ、効率のよい位相制御を行うことが可能になる。
【００７０】
【発明の効果】以上説明したように、本発明の位相制御
装置は、遅延メモリからの出力信号の位相を比較して、
位相が不一致の場合には遅延量を繰り返し遅延メモリに
設定する構成とした。これにより、送信側で識別子を挿
入する必要がなく、受信側だけで効率よく位相制御を行
うことが可能になる。
装置は、遅延メモリからの出力信号の位相を比較して、
位相が不一致の場合には遅延量を繰り返し遅延メモリに
設定する構成とした。これにより、送信側で識別子を挿
入する必要がなく、受信側だけで効率よく位相制御を行
うことが可能になる。
【００７１】また、本発明の位相制御方法は、遅延メモ
リからの出力信号の位相を比較して、位相が不一致の場
合には、伝送路から送られた信号を最初に受信した遅延
メモリに遅延量を繰り返し設定するものとした。これに
より、位相制御時間を短縮することができ、効率のよい
位相制御を行うことが可能になる。
リからの出力信号の位相を比較して、位相が不一致の場
合には、伝送路から送られた信号を最初に受信した遅延
メモリに遅延量を繰り返し設定するものとした。これに
より、位相制御時間を短縮することができ、効率のよい
位相制御を行うことが可能になる。
【図１】本発明の位相制御装置の原理図である。
【図２】本発明の位相制御装置の動作シーケンスを示す
図である。
図である。
【図３】位相制御装置の構成を示す図である。
【図４】位相制御装置の構成を示す図である。
【図５】位相制御装置の構成を示す図である。
【図６】第１の実施の形態の構成を示す図である。
【図７】遅延メモリを選択する際のタイミングを示す図
である。
である。
【図８】第２の実施の形態の構成を示す図である。
【図９】位相差検出のタイミングを示す図である。
【図１０】第３の実施の形態の構成を示す図である。
【図１１】回線品質と遅延量設定回数の対応表である。
【図１２】本発明の位相制御方法の処理手順を示すフロ
ーチャートである。
ーチャートである。
【図１３】従来の無瞬断切替えを行う伝送システムの構
成を示す概略図である。
成を示す概略図である。
【図１４】パスのフレーム構成を示す図である。
６−１ 外部通知手段 １０ 位相制御装置 １１ 比較範囲設定手段 １２ 位相比較手段 １３ 位相制御手段 ２０ オペレータ Ａ、Ｂ 伝送路 Ｄ 遅延量 Ｐ１ａ、Ｐ１ｂ 位相制御前の信号 Ｐ２ａ、Ｐ２ｂ 位相制御後の信号 Ｍ１、Ｍ２ 遅延メモリ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】なぜなら、一方あるいは両方のパスのビッ
トエラー等により位相不一致となっても比較結果が容易
に一致状態に回復することが想定されるからである。こ
のため、位相比較結果に数段の保護を設けて、数段連続
して不一致になって始めて位相が変化したと認識する構
成とした。なお、位相が不一致から一致へ移る場合も同
様である。
トエラー等により位相不一致となっても比較結果が容易
に一致状態に回復することが想定されるからである。こ
のため、位相比較結果に数段の保護を設けて、数段連続
して不一致になって始めて位相が変化したと認識する構
成とした。なお、位相が不一致から一致へ移る場合も同
様である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】有効信号検出手段１０１ａが先に有効信号
検出パルスＶａを出力した場合は、図のように選択信号
ＳＥＬ＝“Ｈ”となり、遅延メモリＭ１を選択する。た
だし、有効信号検出パルスＶａ、Ｖｂともに“Ｌ”の場
合は位相制御は行わない。
検出パルスＶａを出力した場合は、図のように選択信号
ＳＥＬ＝“Ｈ”となり、遅延メモリＭ１を選択する。た
だし、有効信号検出パルスＶａ、Ｖｂともに“Ｌ”の場
合は位相制御は行わない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】なお、上記の説明ではＣ２バイトを検出す
ることで有効信号の検出としたが、Ｐ−ＡＩＳ（Path-A
larm Indication Signal) の回復を検出することで有効
信号の検出としてもよい。
ることで有効信号の検出としたが、Ｐ−ＡＩＳ（Path-A
larm Indication Signal) の回復を検出することで有効
信号の検出としてもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】次に第２の実施の形態について説明する。
図８は第２の実施の形態の構成を示す図である。第２の
実施の形態は、位相差検出手段１０３により位相差を検
出するものである。
図８は第２の実施の形態の構成を示す図である。第２の
実施の形態は、位相差検出手段１０３により位相差を検
出するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】図９は位相差検出のタイミングを示す図で
ある。遅延メモリＭ１が選択される過程までは図７と同
様である。有効信号検出パルスＶａが先に変化し、有効
信号検出パルスＶｂが後に変化しているため図のような
イネーブル信号Ｓｅｎが生成する。また、このイネーブ
ル信号Ｓｅｎの間にフレームパルスがクロックとして６
回入力されていることから、パスの位相差が６フレーム
分あることがわかる。そして、位相差信号Ｓｑは、この
情報を位相制御手段１３に通知する。
ある。遅延メモリＭ１が選択される過程までは図７と同
様である。有効信号検出パルスＶａが先に変化し、有効
信号検出パルスＶｂが後に変化しているため図のような
イネーブル信号Ｓｅｎが生成する。また、このイネーブ
ル信号Ｓｅｎの間にフレームパルスがクロックとして６
回入力されていることから、パスの位相差が６フレーム
分あることがわかる。そして、位相差信号Ｓｑは、この
情報を位相制御手段１３に通知する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】次に第３の実施の形態について説明する。
図１０は第３の実施の形態の構成を示す図である。第３
の実施の形態は伝送路の回線品質を考慮して位相制御を
行うものである。
図１０は第３の実施の形態の構成を示す図である。第３
の実施の形態は伝送路の回線品質を考慮して位相制御を
行うものである。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 12/28 Ｈ０４Ｌ 11/20 Ｄ
Claims (18)
- 【請求項１】 複数の伝送路から送られた同一の信号の
位相を一致させる位相制御を行う位相制御装置におい
て、 前記伝送路毎に設けられ、遅延量にもとづいて、受信し
た前記信号を遅延させる遅延メモリと、 前記位相を比較する範囲を設定する比較範囲設定手段
と、 前記範囲内で前記遅延メモリからの出力信号の前記位相
を比較する位相比較手段と、 比較の結果、前記位相が不一致の場合には、前記遅延量
を繰り返し設定して前記位相制御を行う位相制御手段
と、 を有することを特徴とする位相制御装置。 - 【請求項２】 前記位相制御手段は、一方の前記遅延メ
モリに前記遅延量を繰り返し設定しても前記位相が不一
致の場合には、他方の前記遅延メモリに前記遅延量を設
定していくことを特徴とする請求項１記載の位相制御装
置。 - 【請求項３】 前記位相があらかじめ定められた保護段
数分連続して不一致の場合に始めて、位相ずれが発生し
たと認識する位相ずれ認識手段をさらに有することを特
徴とする請求項１記載の位相制御装置。 - 【請求項４】 前記位相があらかじめ定められた保護段
数分連続して一致の場合に始めて、前記位相が一致した
と認識する位相一致認識手段をさらに有することを特徴
とする請求項１記載の位相制御装置。 - 【請求項５】 前記位相比較手段は、フレーム単位で前
記位相を比較することを特徴とする請求項１記載の位相
制御装置。 - 【請求項６】 前記位相制御手段は、前記フレーム内に
エラーがある場合は、前記フレームを除外して前記位相
制御を行うことを特徴とする請求項５記載の位相制御装
置。 - 【請求項７】 前記位相制御手段は、前記信号が伝送さ
れる伝送路に障害が発生している場合は、前記位相制御
を行わないことを特徴とする請求項１記載の位相制御装
置。 - 【請求項８】 前記位相の一致または不一致を外部に通
知する外部通知手段をさらに有することを特徴とする請
求項１記載の位相制御装置。 - 【請求項９】 外部から前記位相制御を禁止する位相制
御禁止手段をさらに有することを特徴とする請求項１記
載の位相制御装置。 - 【請求項１０】 前記位相制御手段は、前記位相が一致
しない場合は、前記遅延メモリに与えた前記遅延量をリ
セットすることを特徴とする請求項１記載の位相制御装
置。 - 【請求項１１】 前記伝送路の回線品質を監視する回線
品質監視手段をさらに有することを特徴とする請求項１
記載の位相制御装置。 - 【請求項１２】 前記回線品質にもとづいて、前記遅延
量の設定回数を制限する位相制御制限手段をさらに有す
ることを特徴とする請求項１１記載の位相制御装置。 - 【請求項１３】 前記伝送路上で送信された複数の前記
信号の中で、有効信号を受信した場合に、有効信号検出
パルスを生成する有効信号検出パルス生成手段をさらに
有することを特徴とする請求項１記載の位相制御装置。 - 【請求項１４】 前記有効信号検出パルスにもとづい
て、前記有効信号を受信した前記遅延メモリを選択する
遅延メモリ選択手段をさらに有することを特徴とする請
求項１３記載の位相制御装置。 - 【請求項１５】 前記位相制御手段は、前記遅延メモリ
選択手段で選択された前記遅延メモリに前記遅延量を設
定することを特徴とする請求項１４記載の位相制御装
置。 - 【請求項１６】 先に生成した前記有効信号検出パルス
と、後に生成した前記有効信号検出パルスとから前記信
号の位相差を検出する位相差検出手段をさらに有するこ
とを特徴とする請求項１３記載の位相制御装置。 - 【請求項１７】 前記位相制御手段は、前記位相差にも
とづいて、前記遅延量を設定することを特徴とする請求
項１６記載の位相制御装置。 - 【請求項１８】 複数の伝送路から送られた同一の信号
の位相を一致させる位相制御を行う位相制御方法におい
て、 前記伝送路毎に遅延メモリを設置し、 前記位相を比較する範囲を設定し、 前記範囲内で前記遅延メモリからの出力信号の前記位相
を比較し、 比較の結果、前記位相が不一致の場合には、前記伝送路
から送られた前記信号を最初に受信した前記遅延メモリ
に前記遅延量を繰り返し設定することを特徴とする位相
制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066548A JPH11266218A (ja) | 1998-03-17 | 1998-03-17 | 位相制御装置及び位相制御方法 |
| US09/150,659 US6052007A (en) | 1998-03-17 | 1998-09-10 | Phase control method and apparatus for synchronizing dual link transmission signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066548A JPH11266218A (ja) | 1998-03-17 | 1998-03-17 | 位相制御装置及び位相制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11266218A true JPH11266218A (ja) | 1999-09-28 |
Family
ID=13319083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066548A Withdrawn JPH11266218A (ja) | 1998-03-17 | 1998-03-17 | 位相制御装置及び位相制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6052007A (ja) |
| JP (1) | JPH11266218A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205807A (ja) * | 2007-02-20 | 2008-09-04 | Ntt Communications Kk | 音声伝送装置及び音声伝送方法 |
| JP2009005107A (ja) * | 2007-06-21 | 2009-01-08 | Nec Corp | 固定遅延ルート確認方法及び固定遅延ルート確認システム |
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| JP3196844B2 (ja) * | 1998-12-17 | 2001-08-06 | 日本電気株式会社 | 位相調整回路 |
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| US6518811B1 (en) | 2000-12-29 | 2003-02-11 | Cisco Technology, Inc. | Software programmable delay circuit |
| US20050111373A1 (en) * | 2002-07-01 | 2005-05-26 | Shinji Hiyama | Node device |
| KR100533915B1 (ko) * | 2003-10-21 | 2005-12-06 | 한국전자통신연구원 | 클럭 신호의 연속성을 보장하는 클럭 신호 선택 장치 및방법 |
| JP4312080B2 (ja) * | 2004-02-27 | 2009-08-12 | 富士通株式会社 | 通信方法及び装置 |
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| CN101425988B (zh) * | 2007-10-31 | 2012-09-05 | 华为技术有限公司 | 消除差分传输时延差的方法及系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296731A (ja) * | 1988-05-24 | 1989-11-30 | Nec Corp | 位相合せ回路 |
| JPH07154381A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | データ転送装置 |
| JP3745430B2 (ja) * | 1995-12-22 | 2006-02-15 | 株式会社エヌ・ティ・ティ・ドコモ | Ｃｄｍａマルチパス・サーチ方法及びｃｄｍａ信号受信装置 |
| US5880612A (en) * | 1996-10-17 | 1999-03-09 | Samsung Electronics Co., Ltd. | Signal de-skewing using programmable dual delay-locked loop |
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| JP3717289B2 (ja) * | 1997-10-20 | 2005-11-16 | 富士通株式会社 | 集積回路装置 |
-
1998
- 1998-03-17 JP JP10066548A patent/JPH11266218A/ja not_active Withdrawn
- 1998-09-10 US US09/150,659 patent/US6052007A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6052007A (en) | 2000-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |