JP2874112B2 - 伝送路の無瞬断切替装置および方法 - Google Patents
伝送路の無瞬断切替装置および方法Info
- Publication number
- JP2874112B2 JP2874112B2 JP7180225A JP18022595A JP2874112B2 JP 2874112 B2 JP2874112 B2 JP 2874112B2 JP 7180225 A JP7180225 A JP 7180225A JP 18022595 A JP18022595 A JP 18022595A JP 2874112 B2 JP2874112 B2 JP 2874112B2
- Authority
- JP
- Japan
- Prior art keywords
- data block
- bit error
- main signal
- transmission line
- transmission path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信に
おける伝送路の無瞬断切替装置および方法に係り、特
に、ＳＤＨ（Synchronous Digital Hierarchy ）伝送シ
ステム、ＳＯＮＥＴ（Synchronous Optical Network ）
伝送システム、ＡＴＭ（Asynchronous Transfer Mode）
伝送システムにおける伝送路の無瞬断切替に好適な装置
および方法に関する。
おける伝送路の無瞬断切替装置および方法に係り、特
に、ＳＤＨ（Synchronous Digital Hierarchy ）伝送シ
ステム、ＳＯＮＥＴ（Synchronous Optical Network ）
伝送システム、ＡＴＭ（Asynchronous Transfer Mode）
伝送システムにおける伝送路の無瞬断切替に好適な装置
および方法に関する。
【０００２】
【従来の技術】通信の信頼性確保のために、１または複
数の現用伝送路に対して、一つの予備伝送路を配した冗
長システムが用いられている。
数の現用伝送路に対して、一つの予備伝送路を配した冗
長システムが用いられている。
【０００３】図１は、従来の冗長システムの一例を示す
ブロック図である。図において、２台の端局１および２
の間には、複数の再生中継器ＲＥＰを有する現用伝送路
３および予備伝送路４が設けられている。現用伝送路３
に何らかの障害が発生した場合には、現用伝送路３から
予備伝送路４に切り替えることによって、端局１および
２の間の通信を継続することができる。
ブロック図である。図において、２台の端局１および２
の間には、複数の再生中継器ＲＥＰを有する現用伝送路
３および予備伝送路４が設けられている。現用伝送路３
に何らかの障害が発生した場合には、現用伝送路３から
予備伝送路４に切り替えることによって、端局１および
２の間の通信を継続することができる。
【０００４】この種の従来のシステムにおいて、現用伝
送路から予備システムへの切替は、主信号の遮断をとも
なうのが普通である。すなわち、実際の切替処理は、受
信側から送信側への故障情報の通知、予備伝送路の空き
状況や正常動作の確認、切替動作、主信号の同期復帰動
作などの一連の処理を必要とするため、短時間の信号の
遮断（瞬断）をともなうのが一般的である。瞬断による
データ損失は、主信号の伝送ビットレートの上昇ととも
に増大するため、大きな問題となっている。
送路から予備システムへの切替は、主信号の遮断をとも
なうのが普通である。すなわち、実際の切替処理は、受
信側から送信側への故障情報の通知、予備伝送路の空き
状況や正常動作の確認、切替動作、主信号の同期復帰動
作などの一連の処理を必要とするため、短時間の信号の
遮断（瞬断）をともなうのが一般的である。瞬断による
データ損失は、主信号の伝送ビットレートの上昇ととも
に増大するため、大きな問題となっている。
【０００５】図２は、このような問題を解決するために
提案された従来システムを示している。これは、植松ら
による特開平５−３４４１０４号に開示されたものであ
り、図２は、伝送システムの受信端局を示している。
提案された従来システムを示している。これは、植松ら
による特開平５−３４４１０４号に開示されたものであ
り、図２は、伝送システムの受信端局を示している。
【０００６】現用伝送路１１および予備伝送路２１から
の入力主信号は、入力端子１２および２２を介して、イ
ンタフェース回路１３および２３に供給される。インタ
フェース回路１３および２３は、受信した主信号の光電
気変換を行った後に識別再生処理を行い、その出力を、
信号終端処理回路１４および２４に、それぞれ供給す
る。信号終端処理回路１４および２４は、フレーム検出
やパリティチェックによるビット誤り検出等の主信号終
端処理を行い、その出力を、遅延回路１５および２５に
供給する。遅延回路１５および２５は、両系の主信号の
フレーム位相合わせに必要とされる時間以上の遅延を、
これらの信号に与える。インタフェース回路１３および
２３に、それぞれ接続された信号断検出回路１６および
２６は、入力主信号の異常を検出すると、切替回路３０
に切替制御信号を送る。切替回路３０は、現用伝送路で
異常が発生しているのであれば、予備伝送路に切り替え
る。
の入力主信号は、入力端子１２および２２を介して、イ
ンタフェース回路１３および２３に供給される。インタ
フェース回路１３および２３は、受信した主信号の光電
気変換を行った後に識別再生処理を行い、その出力を、
信号終端処理回路１４および２４に、それぞれ供給す
る。信号終端処理回路１４および２４は、フレーム検出
やパリティチェックによるビット誤り検出等の主信号終
端処理を行い、その出力を、遅延回路１５および２５に
供給する。遅延回路１５および２５は、両系の主信号の
フレーム位相合わせに必要とされる時間以上の遅延を、
これらの信号に与える。インタフェース回路１３および
２３に、それぞれ接続された信号断検出回路１６および
２６は、入力主信号の異常を検出すると、切替回路３０
に切替制御信号を送る。切替回路３０は、現用伝送路で
異常が発生しているのであれば、予備伝送路に切り替え
る。
【０００７】
【発明が解決しようとする課題】図２に示す伝送路切替
装置は、信号断検出回路１６および２６、または信号終
端処理回路１４または２４から発出されるアラーム信号
を切替トリガとして、突発的故障時においても無瞬断切
替を行っている。切替トリガとして使用するアラーム
は、主信号光入力断、フレーム同期外れ、伝送路の品質
劣化等であるが、どれも故障を確定するための保護時間
が必要である。フレーム同期の場合を例にとると、途中
の伝送路で発生したランダムな誤りに対して安易に同期
が外れないように、フレーム内に存在するフレーム同期
パターンが連続して欠落し一定の回数を越えたときに同
期外れと認識し（一般的に前方保護という）、フレーム
同期はずれアラームを発出する。また、伝送路の品質劣
化はあらかじめ設定されたスーパーフレーム内のビット
誤り率をパリティチェックにより算出し、あらかじめ定
めた閾値を越えたビット誤り率を、ある連続したフレー
ムにわたって検出した場合に故障と判断している。この
ときビット誤り率の閾値を１×１０-6とした場合はスー
パーフレーム長を少なくとも１×１０6 ビットとする必
要がある。これは主信号のビットレートを１５５．５２
Ｍｂｉｔ／ｓとした場合には、６．４ｍｓの時間長に相
当する。この６．４ｍｓのスーパーフレームに数フレー
ム連続してビット誤りが検出された場合にはじめて品質
劣化と確定するため、品質劣化についてもその検出には
無視できない程の時間を必要とする。以上に見られるよ
うに、アラーム信号を切替トリガとする従来方式では、
故障を確定するために保護時間が必要なため、故障発生
から切替実行までに要する時間が非常に長くなる。この
時間内に、故障の影響を受けたデータまたはビット誤り
を起こしているデータを下流側の装置に送信してしまう
ことになる。
装置は、信号断検出回路１６および２６、または信号終
端処理回路１４または２４から発出されるアラーム信号
を切替トリガとして、突発的故障時においても無瞬断切
替を行っている。切替トリガとして使用するアラーム
は、主信号光入力断、フレーム同期外れ、伝送路の品質
劣化等であるが、どれも故障を確定するための保護時間
が必要である。フレーム同期の場合を例にとると、途中
の伝送路で発生したランダムな誤りに対して安易に同期
が外れないように、フレーム内に存在するフレーム同期
パターンが連続して欠落し一定の回数を越えたときに同
期外れと認識し（一般的に前方保護という）、フレーム
同期はずれアラームを発出する。また、伝送路の品質劣
化はあらかじめ設定されたスーパーフレーム内のビット
誤り率をパリティチェックにより算出し、あらかじめ定
めた閾値を越えたビット誤り率を、ある連続したフレー
ムにわたって検出した場合に故障と判断している。この
ときビット誤り率の閾値を１×１０-6とした場合はスー
パーフレーム長を少なくとも１×１０6 ビットとする必
要がある。これは主信号のビットレートを１５５．５２
Ｍｂｉｔ／ｓとした場合には、６．４ｍｓの時間長に相
当する。この６．４ｍｓのスーパーフレームに数フレー
ム連続してビット誤りが検出された場合にはじめて品質
劣化と確定するため、品質劣化についてもその検出には
無視できない程の時間を必要とする。以上に見られるよ
うに、アラーム信号を切替トリガとする従来方式では、
故障を確定するために保護時間が必要なため、故障発生
から切替実行までに要する時間が非常に長くなる。この
時間内に、故障の影響を受けたデータまたはビット誤り
を起こしているデータを下流側の装置に送信してしまう
ことになる。
【０００８】本発明の目的は、故障発生から切替完了ま
でに要する時間を短縮した無瞬断切替装置および方法を
提供することである。本発明による無瞬断切替装置にお
いては、故障発生が確定していない場合でも、あるデー
タブロックにおいてビット誤りを検出したら直ちに、こ
のデータブロックより前の、ビット誤りのない予備伝送
路側のデータブロックに遡って、切替を実行する。
でに要する時間を短縮した無瞬断切替装置および方法を
提供することである。本発明による無瞬断切替装置にお
いては、故障発生が確定していない場合でも、あるデー
タブロックにおいてビット誤りを検出したら直ちに、こ
のデータブロックより前の、ビット誤りのない予備伝送
路側のデータブロックに遡って、切替を実行する。
【０００９】また、他の目的は、ビット誤りの少ない無
瞬断切替装置および方法を提供することである。
瞬断切替装置および方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ビット誤りチェック情報を含むデータブ
ロックの流れとして、第１の伝送路および第２の伝送路
を通して到来する同一主信号を受信して、無瞬断で切り
替え、第３の伝送路に供給することによって、前記第１
の伝送路および前記第２の伝送路の一方を現用伝送路と
し、他方を予備伝送路とする無瞬断切替装置であって、
前記第１の伝送路に接続され、前記同一主信号のうちの
一方を受信し、第１の主信号として出力する第１の信号
終端処理回路と、前記第２の伝送路に接続され、前記同
一主信号のうちの他方を受信し、第２の主信号として出
力する第２の信号終端処理回路と、前記第１の主信号の
ビット誤りを、前記ビット誤りチェック情報に基づい
て、前記データブロック毎に検出する第１のビット誤り
検出回路と、前記第２の主信号のビット誤りを、前記ビ
ット誤りチェック情報に基づいて、前記データブロック
毎に検出する第２のビット誤り検出回路と、前記第１の
主信号のデータブロックと前記第２の主信号のデータブ
ロックの間の位相差を検出する位相差検出回路と、前記
位相差検出回路が検出した前記位相差を補償し、前記第
１の主信号のデータブロックと前記第２の主信号のデー
タブロックの位相を合わせ、位相が合った前記第１の主
信号のデータブロックおよび前記第２の主信号のデータ
ブロックを出力する位相補償回路と、前記位相補償回路
から出力された第１の主信号を、少なくとも１データブ
ロック長の間遅延する第１の遅延回路と、前記位相補償
回路から出力された第２の主信号を、少なくとも１デー
タブロック長の間遅延する第２の遅延回路と、前記第１
の遅延回路から出力された前記第１の主信号、および前
記第２の遅延回路から出力された前記第２の主信号のい
ずれか一方を、前記第３の伝送路に選択的に供給する切
替回路と、前記第１の伝送路を現用伝送路、前記第２の
伝送路を予備伝送路としている場合に、前記第１のビッ
ト誤り検出回路が前記第１の主信号のあるデータブロッ
クにビット誤り検出し、前記第２のビット誤り検出回路
が前記第２の主信号の対応するデータブロックにビット
誤りを検出しなかったときには、前記切替回路に切替制
御信号を供給し、前記第２の遅延回路から出力される前
記第２の主信号を、前記切替回路から前記第３の伝送路
に供給させる相関監視回路とを具備することを特徴とす
る。
に、本発明は、ビット誤りチェック情報を含むデータブ
ロックの流れとして、第１の伝送路および第２の伝送路
を通して到来する同一主信号を受信して、無瞬断で切り
替え、第３の伝送路に供給することによって、前記第１
の伝送路および前記第２の伝送路の一方を現用伝送路と
し、他方を予備伝送路とする無瞬断切替装置であって、
前記第１の伝送路に接続され、前記同一主信号のうちの
一方を受信し、第１の主信号として出力する第１の信号
終端処理回路と、前記第２の伝送路に接続され、前記同
一主信号のうちの他方を受信し、第２の主信号として出
力する第２の信号終端処理回路と、前記第１の主信号の
ビット誤りを、前記ビット誤りチェック情報に基づい
て、前記データブロック毎に検出する第１のビット誤り
検出回路と、前記第２の主信号のビット誤りを、前記ビ
ット誤りチェック情報に基づいて、前記データブロック
毎に検出する第２のビット誤り検出回路と、前記第１の
主信号のデータブロックと前記第２の主信号のデータブ
ロックの間の位相差を検出する位相差検出回路と、前記
位相差検出回路が検出した前記位相差を補償し、前記第
１の主信号のデータブロックと前記第２の主信号のデー
タブロックの位相を合わせ、位相が合った前記第１の主
信号のデータブロックおよび前記第２の主信号のデータ
ブロックを出力する位相補償回路と、前記位相補償回路
から出力された第１の主信号を、少なくとも１データブ
ロック長の間遅延する第１の遅延回路と、前記位相補償
回路から出力された第２の主信号を、少なくとも１デー
タブロック長の間遅延する第２の遅延回路と、前記第１
の遅延回路から出力された前記第１の主信号、および前
記第２の遅延回路から出力された前記第２の主信号のい
ずれか一方を、前記第３の伝送路に選択的に供給する切
替回路と、前記第１の伝送路を現用伝送路、前記第２の
伝送路を予備伝送路としている場合に、前記第１のビッ
ト誤り検出回路が前記第１の主信号のあるデータブロッ
クにビット誤り検出し、前記第２のビット誤り検出回路
が前記第２の主信号の対応するデータブロックにビット
誤りを検出しなかったときには、前記切替回路に切替制
御信号を供給し、前記第２の遅延回路から出力される前
記第２の主信号を、前記切替回路から前記第３の伝送路
に供給させる相関監視回路とを具備することを特徴とす
る。
【００１１】前記信号終端処理回路は、前記主信号を監
視して、前記第１の伝送路および前記第２の伝送路の上
流での故障を検出する故障検出手段を有し、前記相関監
視回路は前記第１の伝送路を現用伝送路、前記第２の伝
送路を予備伝送路としている場合に、前記第１の伝送路
に故障が検出されたときには、前記データブロック毎の
ビット誤りの有無にかかわらず、前記切替制御信号を発
生して、前記第２の伝送路を現用伝送路、前記第１の伝
送路を予備伝送路に切り替えることを特徴とする。
視して、前記第１の伝送路および前記第２の伝送路の上
流での故障を検出する故障検出手段を有し、前記相関監
視回路は前記第１の伝送路を現用伝送路、前記第２の伝
送路を予備伝送路としている場合に、前記第１の伝送路
に故障が検出されたときには、前記データブロック毎の
ビット誤りの有無にかかわらず、前記切替制御信号を発
生して、前記第２の伝送路を現用伝送路、前記第１の伝
送路を予備伝送路に切り替えることを特徴とする。
【００１２】前記データブロックは、前記ビット誤りチ
ェック情報を先頭とするデータブロックであることを特
徴とする。
ェック情報を先頭とするデータブロックであることを特
徴とする。
【００１３】前記相関監視回路は、前記ビット誤り検出
回路が前記ビット誤りチェック情報を送信した直後に、
前記切替制御信号を発生することを特徴とする。
回路が前記ビット誤りチェック情報を送信した直後に、
前記切替制御信号を発生することを特徴とする。
【００１４】前記故障は、ＩＴＵ−Ｔ勧告 Ｇ．７０Ｘ
およびＡＮＳＩ（American National Standards Instit
ute ）によるＳＯＮＥＴに定められたＬＯＳ（Loss Of
Signal）、ＬＯＦ（Loss Of Frame ）、ＡＩＳ（Alarm
Indication Signal ）等のアラーム信号であることを特
徴とする。
およびＡＮＳＩ（American National Standards Instit
ute ）によるＳＯＮＥＴに定められたＬＯＳ（Loss Of
Signal）、ＬＯＦ（Loss Of Frame ）、ＡＩＳ（Alarm
Indication Signal ）等のアラーム信号であることを特
徴とする。
【００１５】前記ビット誤りチェック情報は、ＩＴＵ−
Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴに
定められたＢ３バイトであることを特徴とする。
Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴに
定められたＢ３バイトであることを特徴とする。
【００１６】前記ビット誤りチェック情報は、ＩＴＵ−
Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴに
定められたＢ２バイトであることを特徴とする。
Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴに
定められたＢ２バイトであることを特徴とする。
【００１７】前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＶＣ（Virtual Container ）フ
レームであることを特徴とする。
Ｇ．７０Ｘに定められたＶＣ（Virtual Container ）フ
レームであることを特徴とする。
【００１８】前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＢ３バイトを先頭とする１ＶＣ
フレーム長のデータブロックであり、前記相関監視回路
は、前記ビット誤り検出回路が前記Ｂ３バイトを受信し
た直後に、前記切替制御信号を発生することを特徴とす
る。
Ｇ．７０Ｘに定められたＢ３バイトを先頭とする１ＶＣ
フレーム長のデータブロックであり、前記相関監視回路
は、前記ビット誤り検出回路が前記Ｂ３バイトを受信し
た直後に、前記切替制御信号を発生することを特徴とす
る。
【００１９】前記データブロックは、ＡＮＳＩによるＳ
ＯＮＥＴに定められたＳＴＳ ＳＰＥ（Synchronous Tr
ansport Signal Synchronized Payload Environment ）
フレーム、またはＶＴ（Virtual Tributary ）ＳＰＥフ
レームであることを特徴とする。
ＯＮＥＴに定められたＳＴＳ ＳＰＥ（Synchronous Tr
ansport Signal Synchronized Payload Environment ）
フレーム、またはＶＴ（Virtual Tributary ）ＳＰＥフ
レームであることを特徴とする。
【００２０】前記データブロックは、ＡＮＳＩによるＳ
ＯＮＥＴに定められたＢ３バイトを先頭とする１フレー
ム長のデータブロックであり、前記相関監視回路は、前
記ビット誤り検出回路が前記Ｂ３バイトを受信した直後
に、前記切替制御信号を発生することを特徴とする。
ＯＮＥＴに定められたＢ３バイトを先頭とする１フレー
ム長のデータブロックであり、前記相関監視回路は、前
記ビット誤り検出回路が前記Ｂ３バイトを受信した直後
に、前記切替制御信号を発生することを特徴とする。
【００２１】前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＳＴＭ（Synchronous Transpor
t Module）フレームであること特徴とする。
Ｇ．７０Ｘに定められたＳＴＭ（Synchronous Transpor
t Module）フレームであること特徴とする。
【００２２】前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＢ２バイトを先頭とする１ＳＴ
Ｍフレーム長のデータブロックであり、前記相関監視回
路は、前記ビット誤り検出回路が前記Ｂ２バイトを受信
した直後に、前記切替制御信号を発生することを特徴と
する。
Ｇ．７０Ｘに定められたＢ２バイトを先頭とする１ＳＴ
Ｍフレーム長のデータブロックであり、前記相関監視回
路は、前記ビット誤り検出回路が前記Ｂ２バイトを受信
した直後に、前記切替制御信号を発生することを特徴と
する。
【００２３】前記データブロックは、ＡＮＳＩに定めら
れたＳＴＳフレームであること特徴とする。
れたＳＴＳフレームであること特徴とする。
【００２４】前記データブロックは、ＡＮＳＩによるＳ
ＯＮＥＴに定められたＢ２バイトを先頭する１フレーム
長のデータブロックであり、前記相関監視回路は、前記
ビット誤り検出回路が前記Ｂ２バイトを受信した直後
に、前記切替制御信号を発生することを特徴とする。
ＯＮＥＴに定められたＢ２バイトを先頭する１フレーム
長のデータブロックであり、前記相関監視回路は、前記
ビット誤り検出回路が前記Ｂ２バイトを受信した直後
に、前記切替制御信号を発生することを特徴とする。
【００２５】前記データブロックは、ＩＴＵ−Ｔ勧告
Ｉ．４３２に定められたＡＴＭセルであることを特徴と
する。
Ｉ．４３２に定められたＡＴＭセルであることを特徴と
する。
【００２６】前記ビット誤りチェック情報は、ＩＴＵ−
Ｔ勧告 Ｉ．４３２に定められたＡＴＭセル中のＨＥＣ
（Header Error Control）バイトであることを特徴とす
る。
Ｔ勧告 Ｉ．４３２に定められたＡＴＭセル中のＨＥＣ
（Header Error Control）バイトであることを特徴とす
る。
【００２７】前記ビット誤りチェック情報は、前記ＡＴ
Ｍセルのヘッダ領域と情報領域の内容とに、ビット・イ
ンターリーブ・パリティ演算を実行して得たデータであ
ることを特徴とする。
Ｍセルのヘッダ領域と情報領域の内容とに、ビット・イ
ンターリーブ・パリティ演算を実行して得たデータであ
ることを特徴とする。
【００２８】また、本発明は、ビット誤りチェック情報
を含むデータブロックの流れとして、第１の伝送路およ
び第２の伝送路を通して到来する同一主信号を受信し
て、無瞬断で切り替え、第３の伝送路に供給することに
よって、前記第１の伝送路および前記第２の伝送路の一
方を現用伝送路とし、他方を予備伝送路とする無瞬断切
替方法であって、前記同一主信号のうちの一方を受信
し、第１の主信号として出力する過程と、前記同一主信
号のうちの他方を受信し、第２の主信号として出力する
過程と、前記第１の主信号のビット誤りを、前記ビット
誤りチェック情報に基づいて、前記データブロック毎に
検出する過程と、前記第２の主信号のビット誤りを、前
記ビット誤りチェック情報に基づいて、前記データブロ
ック毎に検出する過程と、前記第１の主信号のデータブ
ロックと前記第２の主信号のデータブロックの間の位相
差を検出する過程と、前記位相差検出回路が検出した前
記位相差を補償し、前記第１の主信号のデータブロック
と前記第２の主信号のデータブロックの位相を合わせ、
位相が合った前記第１の主信号のデータブロックおよび
前記第２の主信号のデータブロックを出力する過程と、
前記位相の合った第１の主信号を、少なくとも１データ
ブロック長の間遅延する過程と、前記位相の合った第２
の主信号を、少なくとも１データブロック長の間遅延す
る過程と、遅延された前記第１の主信号、および遅延さ
れた前記第２の主信号のいずれか一方を、前記第３の伝
送路に選択的に供給する過程と、前記第１の伝送路を現
用伝送路、前記第２の伝送路を予備伝送路としている場
合に、前記第１のビット誤り検出回路が前記第１の主信
号のあるデータブロックにビット誤り検出し、前記第２
のビット誤り検出回路が前記第２の主信号の対応するデ
ータブロックにビット誤りを検出しなかったときには、
切替制御信号を発生し、前記遅延された前記第２の主信
号を、前記第３の伝送路に供給する過程とを具備するこ
とを特徴とする。
を含むデータブロックの流れとして、第１の伝送路およ
び第２の伝送路を通して到来する同一主信号を受信し
て、無瞬断で切り替え、第３の伝送路に供給することに
よって、前記第１の伝送路および前記第２の伝送路の一
方を現用伝送路とし、他方を予備伝送路とする無瞬断切
替方法であって、前記同一主信号のうちの一方を受信
し、第１の主信号として出力する過程と、前記同一主信
号のうちの他方を受信し、第２の主信号として出力する
過程と、前記第１の主信号のビット誤りを、前記ビット
誤りチェック情報に基づいて、前記データブロック毎に
検出する過程と、前記第２の主信号のビット誤りを、前
記ビット誤りチェック情報に基づいて、前記データブロ
ック毎に検出する過程と、前記第１の主信号のデータブ
ロックと前記第２の主信号のデータブロックの間の位相
差を検出する過程と、前記位相差検出回路が検出した前
記位相差を補償し、前記第１の主信号のデータブロック
と前記第２の主信号のデータブロックの位相を合わせ、
位相が合った前記第１の主信号のデータブロックおよび
前記第２の主信号のデータブロックを出力する過程と、
前記位相の合った第１の主信号を、少なくとも１データ
ブロック長の間遅延する過程と、前記位相の合った第２
の主信号を、少なくとも１データブロック長の間遅延す
る過程と、遅延された前記第１の主信号、および遅延さ
れた前記第２の主信号のいずれか一方を、前記第３の伝
送路に選択的に供給する過程と、前記第１の伝送路を現
用伝送路、前記第２の伝送路を予備伝送路としている場
合に、前記第１のビット誤り検出回路が前記第１の主信
号のあるデータブロックにビット誤り検出し、前記第２
のビット誤り検出回路が前記第２の主信号の対応するデ
ータブロックにビット誤りを検出しなかったときには、
切替制御信号を発生し、前記遅延された前記第２の主信
号を、前記第３の伝送路に供給する過程とを具備するこ
とを特徴とする。
【００２９】本発明によれば、現用伝送路および予備伝
送路の双方において独立に、ビット誤りチェック手法
（パリティチェックまたはＣＲＣ（Cyclic Redundancy
Check）コードなど）を用いてビット誤りをチェック
し、現用伝送路において１ビットでもビット誤りが発生
している場合には、１ビットも誤っていない予備伝送路
に無瞬断で切り替える。これによって、伝送路切替装置
の下流には、ビット誤りのないデータのみが送られる。
送路の双方において独立に、ビット誤りチェック手法
（パリティチェックまたはＣＲＣ（Cyclic Redundancy
Check）コードなど）を用いてビット誤りをチェック
し、現用伝送路において１ビットでもビット誤りが発生
している場合には、１ビットも誤っていない予備伝送路
に無瞬断で切り替える。これによって、伝送路切替装置
の下流には、ビット誤りのないデータのみが送られる。
【００３０】本発明では、上述した保護時間内でも、突
発的故障時の最初のデータブロックのビット誤りを検出
したら直ちに、このデータブロックよりも前の、ビット
誤りのない予備伝送路のデータブロックにさかのぼっ
て、切替を行うようにしている。したがって、故障が確
定するまでの保護時間に無関係に、正しいデータを下流
の装置に送信することができる。
発的故障時の最初のデータブロックのビット誤りを検出
したら直ちに、このデータブロックよりも前の、ビット
誤りのない予備伝送路のデータブロックにさかのぼっ
て、切替を行うようにしている。したがって、故障が確
定するまでの保護時間に無関係に、正しいデータを下流
の装置に送信することができる。
【００３１】また、本発明は、ビット誤りのある現用伝
送路のデータブロックに代えて、ビット誤りのない予備
伝送路のデータブロックを下流装置に送信するので、伝
送路のランダムなビット誤りをも訂正することができ
る。このため、下流に送信するデータのビット誤り率を
改善することができる。
送路のデータブロックに代えて、ビット誤りのない予備
伝送路のデータブロックを下流装置に送信するので、伝
送路のランダムなビット誤りをも訂正することができ
る。このため、下流に送信するデータのビット誤り率を
改善することができる。
【００３２】さらに、データブロックの先頭に、直前の
データブロックのビット誤りチェック情報がくるように
すれば、ビット誤り検出から切替までの時間を最小にす
ることができる。
データブロックのビット誤りチェック情報がくるように
すれば、ビット誤り検出から切替までの時間を最小にす
ることができる。
【００３３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施例を詳細に説明する。
実施例を詳細に説明する。
【００３４】実施例１ 図３は、本発明による伝送路の無瞬断切替装置の第１実
施例を示すブロック図である。この切替装置は、図１に
示す端局装置１または２の受信部に相当している。図に
おいて、現用伝送路５１および予備伝送路６１を経て到
来した主信号Ｓ１およびＳ１１は、入力端子５２および
６２を介して、信号終端処理回路５３および６３に供給
される。
施例を示すブロック図である。この切替装置は、図１に
示す端局装置１または２の受信部に相当している。図に
おいて、現用伝送路５１および予備伝送路６１を経て到
来した主信号Ｓ１およびＳ１１は、入力端子５２および
６２を介して、信号終端処理回路５３および６３に供給
される。
【００３５】図４および図５は、信号Ｓ１およびＳ１１
のフレーム構成を示す図である。これは、ＩＴＵ−Ｔ勧
告のＳＤＨ（Synchronous Digital Hierarchy ）で定義
されたＳＴＭ（Synchronous Transfer Mode ）フレーム
であり、米国のＡＮＳＩによるＳＯＮＥＴ（Synchronou
s Optical Network ）で定義されたＳＴＳフレームに相
当するものである。
のフレーム構成を示す図である。これは、ＩＴＵ−Ｔ勧
告のＳＤＨ（Synchronous Digital Hierarchy ）で定義
されたＳＴＭ（Synchronous Transfer Mode ）フレーム
であり、米国のＡＮＳＩによるＳＯＮＥＴ（Synchronou
s Optical Network ）で定義されたＳＴＳフレームに相
当するものである。
【００３６】図４において、ＳＴＭフレーム（正確に
は、ＳＴＭ−１フレームであるが、以下、単にＳＴＭフ
レームという）８０は、２７０バイト×９行の計２４３
０バイトからなるフレームである。このフレームは、各
行の先頭から９バイトの運用保守情報を収容するための
ＳＯＨ（Section OverHead）情報領域８１と、各行の１
０バイト目からから２７０バイト目のユーザ情報領域
（Payload ）８２とから構成されている。このユーザ情
報領域８２は、ＶＣフレーム（Virtual ContainerFrame
）を収容する領域である。ＳＯＨ情報領域８１は、さ
らに、１−３行の先頭９バイトのＲＳＯＨ（Regenerato
r Section Overhead）８１ａと、４行目の先頭９バイト
のＡＵＰＴＲ（Administrative Unit Pointer ）８１ｂ
と、５−９行の先頭９バイトのＭＳＯＨ（Multiplex Se
ction Overhead）８１ｃとから構成されている。この中
で、ＡＵＰＴＲ８１ｂは、Ｈ１バイト，Ｈ２バイト，お
よびＨ３バイトからなり、Ｈ１およびＨ２バイトが、Ｖ
Ｃフレーム８２の先頭を指す（図５参照）。なお、ＶＣ
フレームはユーザ情報領域８２内でフローティングする
ことを許されている。さらに、ＲＳＯＨ８１ａには、中
継セクションのビット誤り監視用バイトとしてのＢ１バ
イトが含まれ、ＭＳＯＨ８１ｃには、多重化セクション
のビット誤り監視用バイトとしてのＢ２バイトと、後述
するＫ１バイトおよびＫ２バイトが含まれている。
は、ＳＴＭ−１フレームであるが、以下、単にＳＴＭフ
レームという）８０は、２７０バイト×９行の計２４３
０バイトからなるフレームである。このフレームは、各
行の先頭から９バイトの運用保守情報を収容するための
ＳＯＨ（Section OverHead）情報領域８１と、各行の１
０バイト目からから２７０バイト目のユーザ情報領域
（Payload ）８２とから構成されている。このユーザ情
報領域８２は、ＶＣフレーム（Virtual ContainerFrame
）を収容する領域である。ＳＯＨ情報領域８１は、さ
らに、１−３行の先頭９バイトのＲＳＯＨ（Regenerato
r Section Overhead）８１ａと、４行目の先頭９バイト
のＡＵＰＴＲ（Administrative Unit Pointer ）８１ｂ
と、５−９行の先頭９バイトのＭＳＯＨ（Multiplex Se
ction Overhead）８１ｃとから構成されている。この中
で、ＡＵＰＴＲ８１ｂは、Ｈ１バイト，Ｈ２バイト，お
よびＨ３バイトからなり、Ｈ１およびＨ２バイトが、Ｖ
Ｃフレーム８２の先頭を指す（図５参照）。なお、ＶＣ
フレームはユーザ情報領域８２内でフローティングする
ことを許されている。さらに、ＲＳＯＨ８１ａには、中
継セクションのビット誤り監視用バイトとしてのＢ１バ
イトが含まれ、ＭＳＯＨ８１ｃには、多重化セクション
のビット誤り監視用バイトとしてのＢ２バイトと、後述
するＫ１バイトおよびＫ２バイトが含まれている。
【００３７】ユーザ情報を収容するＶＣフレーム８２の
各行先頭１バイトは、図５に示すように、ＰＯＨ（Path
Overhead ）８２ａであり、Ｊ１バイトがその先頭であ
る。また、２行目のＢ３バイトはＶＣパスのビット誤り
監視用バイトとして設けられている。このＳＴＭフレー
ム８０は、第１行の第１バイトから始めて、第２行、第
３行．．．という順序で送信される。したがって、ＳＯ
Ｈ情報領域８１を除いて、ＶＣフレーム８２だけに注目
すれば、図５に示すように、Ｊ１バイトを先頭とする第
１行から始めて、Ｂ３バイトを先頭とする第２
行、．．．と、２６１バイトづつ順番に送られ、９行目
が送り終わった時点で、１ＶＣフレームの送信が完了す
る。
各行先頭１バイトは、図５に示すように、ＰＯＨ（Path
Overhead ）８２ａであり、Ｊ１バイトがその先頭であ
る。また、２行目のＢ３バイトはＶＣパスのビット誤り
監視用バイトとして設けられている。このＳＴＭフレー
ム８０は、第１行の第１バイトから始めて、第２行、第
３行．．．という順序で送信される。したがって、ＳＯ
Ｈ情報領域８１を除いて、ＶＣフレーム８２だけに注目
すれば、図５に示すように、Ｊ１バイトを先頭とする第
１行から始めて、Ｂ３バイトを先頭とする第２
行、．．．と、２６１バイトづつ順番に送られ、９行目
が送り終わった時点で、１ＶＣフレームの送信が完了す
る。
【００３８】図３の説明に戻る。信号終端処理回路５３
および６３は、このようなフレーム構造を有する主信号
Ｓ１およびＳ１１を受信すると、フレーム８０同期を確
立する。すなわち、まず、ＳＯＨ情報領域８１のＡ１お
よびＡ２バイトを検出して、ＳＴＭフレームの先頭を認
識し、ついで、ＡＵＰＴＲ８１ｂを検出して、Ｈ１およ
びＨ２で示されたＶＣフレームの先頭バイトＪ１を検出
する。
および６３は、このようなフレーム構造を有する主信号
Ｓ１およびＳ１１を受信すると、フレーム８０同期を確
立する。すなわち、まず、ＳＯＨ情報領域８１のＡ１お
よびＡ２バイトを検出して、ＳＴＭフレームの先頭を認
識し、ついで、ＡＵＰＴＲ８１ｂを検出して、Ｈ１およ
びＨ２で示されたＶＣフレームの先頭バイトＪ１を検出
する。
【００３９】信号終端処理回路５３および６３で検出さ
れたＪ１バイト受信時間情報は、ＶＣフレーム位相表示
信号Ｓ５およびＳ１５として、位相差検出回路７０へ供
給される。位相差検出回路７０は、両系のＪ１バイト受
信時間情報を比較して、両系のＶＣフレーム８２の位相
差を検出し、この位相差を示す制御信号Ｓ２０を、位相
補償回路５４および６４に供給する。この位相差は、主
に、現用伝送路と予備伝送路の伝送路長の差によるもの
である。
れたＪ１バイト受信時間情報は、ＶＣフレーム位相表示
信号Ｓ５およびＳ１５として、位相差検出回路７０へ供
給される。位相差検出回路７０は、両系のＪ１バイト受
信時間情報を比較して、両系のＶＣフレーム８２の位相
差を検出し、この位相差を示す制御信号Ｓ２０を、位相
補償回路５４および６４に供給する。この位相差は、主
に、現用伝送路と予備伝送路の伝送路長の差によるもの
である。
【００４０】図６は、位相補償回路５４および６４によ
る位相補償動作を説明する図である。図に示すように、
現用伝送路に対する位相補償回路５４は、信号終端処理
回路５３から供給された主信号Ｓ２に、ある一定の固定
遅延を与えて信号Ｓ３として出力する。一方、予備伝送
路に対する位相補償回路６４は、信号終端処理回路６３
から供給された主信号Ｓ１２に、位相差検出回路７０か
ら供給された位相差＋前記ある一定の固定遅延，の可変
遅延を与えて、主信号Ｓ１３として出力する。こうし
て、両系の位相補償回路５４および６４からは、フレー
ム位相の合った主信号Ｓ３とＳ１３が出力され、遅延回
路５５および６５にそれぞれ供給される。これら固定お
よび可変の遅延付与は、位相補償回路５４および６４が
有するメモリを用いて行われる。
る位相補償動作を説明する図である。図に示すように、
現用伝送路に対する位相補償回路５４は、信号終端処理
回路５３から供給された主信号Ｓ２に、ある一定の固定
遅延を与えて信号Ｓ３として出力する。一方、予備伝送
路に対する位相補償回路６４は、信号終端処理回路６３
から供給された主信号Ｓ１２に、位相差検出回路７０か
ら供給された位相差＋前記ある一定の固定遅延，の可変
遅延を与えて、主信号Ｓ１３として出力する。こうし
て、両系の位相補償回路５４および６４からは、フレー
ム位相の合った主信号Ｓ３とＳ１３が出力され、遅延回
路５５および６５にそれぞれ供給される。これら固定お
よび可変の遅延付与は、位相補償回路５４および６４が
有するメモリを用いて行われる。
【００４１】フレーム位相の合った主信号Ｓ３およびＳ
１３は、遅延回路５５および６５にそれぞれ供給され
る。遅延回路５５および６５は、主信号Ｓ３およびＳ１
３にある一定の遅延を与え、主信号Ｓ４およびＳ１４と
して、切替回路７１に供給する。この遅延時間は、信号
Ｓ２およびＳ１２の各データブロックに対するビット誤
り検出に要する時間以上に設定しなければならない。
１３は、遅延回路５５および６５にそれぞれ供給され
る。遅延回路５５および６５は、主信号Ｓ３およびＳ１
３にある一定の遅延を与え、主信号Ｓ４およびＳ１４と
して、切替回路７１に供給する。この遅延時間は、信号
Ｓ２およびＳ１２の各データブロックに対するビット誤
り検出に要する時間以上に設定しなければならない。
【００４２】信号終端処理回路５３および６３から出力
されたＢ３バイトを含んだＶＣフレームデータ系列、ま
たは、Ｂ２バイトを含んだＳＴＭフレームデータ系列
は、信号Ｓ６およびＳ１６として、ビット誤り検出回路
５６および６６に供給される。ビット誤り検出回路５６
および６６は、ＢＩＰ演算および演算結果のＢ２または
Ｂ３バイトとの比較を行うことにより、ビット誤りを各
系別に検出し、検出結果を、信号Ｓ７およびＳ１７とし
て、相関監視回路７５に供給する。光入力断、フレーム
同期はずれ等、信号終端処理回路５３および６３から出
力される各種警報は、制御信号Ｓ８，Ｓ１８として相関
監視回路７５に供給される。これらの警報は受信したＳ
ＯＨまたはＰＯＨバイトが異常状態となっていることを
保護段にわたって検出した場合に発生されるが、つぎ
に、ＳＤＨにおけるこれらのバイトの役割について、説
明する。
されたＢ３バイトを含んだＶＣフレームデータ系列、ま
たは、Ｂ２バイトを含んだＳＴＭフレームデータ系列
は、信号Ｓ６およびＳ１６として、ビット誤り検出回路
５６および６６に供給される。ビット誤り検出回路５６
および６６は、ＢＩＰ演算および演算結果のＢ２または
Ｂ３バイトとの比較を行うことにより、ビット誤りを各
系別に検出し、検出結果を、信号Ｓ７およびＳ１７とし
て、相関監視回路７５に供給する。光入力断、フレーム
同期はずれ等、信号終端処理回路５３および６３から出
力される各種警報は、制御信号Ｓ８，Ｓ１８として相関
監視回路７５に供給される。これらの警報は受信したＳ
ＯＨまたはＰＯＨバイトが異常状態となっていることを
保護段にわたって検出した場合に発生されるが、つぎ
に、ＳＤＨにおけるこれらのバイトの役割について、説
明する。
【００４３】（１）Ｈ１，Ｈ２バイト ＩＴＵ−Ｔ勧告 Ｇ．７０Ｘには、Ｈ１およびＨ２がＶ
Ｃフレームの先頭バイトを指示することが規定されてい
る。また、その２．３．２には、上流で発生した障害を
下流に知らせるＡＩＳ（Alarm Indication Signal ）と
して、Ｈ１およびＨ２の全ビットが“１”にセットされ
ることが規定されている。言い換えれば、全部のビット
が“１”のＨ１およびＨ２バイトは、上流に何らかの障
害があったことを示している。
Ｃフレームの先頭バイトを指示することが規定されてい
る。また、その２．３．２には、上流で発生した障害を
下流に知らせるＡＩＳ（Alarm Indication Signal ）と
して、Ｈ１およびＨ２の全ビットが“１”にセットされ
ることが規定されている。言い換えれば、全部のビット
が“１”のＨ１およびＨ２バイトは、上流に何らかの障
害があったことを示している。
【００４４】（２）Ｂ２，Ｂ３バイト ＩＴＵ−Ｔ勧告 Ｇ．７０Ｘには、ＳＴＭフレーム８０
のパリティチェック用として、Ｂ２バイトが、ＭＳＯＨ
８１ｃ内に設けられていることが記述されている。ま
た、Ｂｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ
は、直前のＳＴＭフレーム８０の、ＲＳＯＨ８１ａを除
く全ビットについて計算され、直後のＳＴＭフレームの
Ｂ２バイトに収納されることが規定されている。
のパリティチェック用として、Ｂ２バイトが、ＭＳＯＨ
８１ｃ内に設けられていることが記述されている。ま
た、Ｂｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ
は、直前のＳＴＭフレーム８０の、ＲＳＯＨ８１ａを除
く全ビットについて計算され、直後のＳＴＭフレームの
Ｂ２バイトに収納されることが規定されている。
【００４５】ＩＴＵ−Ｔ勧告 Ｇ．７０Ｘには、ＶＣフ
レーム８２のパリティチェック用として、Ｂ３バイト
が、ＶＣフレームのＰＯＨ８２ａ内に設けられているこ
とが記述されている。また、Ｂｉｔ Ｉｎｔｅｒｌｅａ
ｖｅｄ Ｐａｒｉｔｙは、直前のＶＣフレームの全ビッ
トについて計算され、直後のＢ３バイトに収容されるこ
とが規定されている。
レーム８２のパリティチェック用として、Ｂ３バイト
が、ＶＣフレームのＰＯＨ８２ａ内に設けられているこ
とが記述されている。また、Ｂｉｔ Ｉｎｔｅｒｌｅａ
ｖｅｄ Ｐａｒｉｔｙは、直前のＶＣフレームの全ビッ
トについて計算され、直後のＢ３バイトに収容されるこ
とが規定されている。
【００４６】これらのパリティチェックは、ビット・イ
ンターリーブ・パリティ演算によって得られたものであ
る。たとえば、Ｂ３バイトについていえば、送信側で
は、ＶＣフレーム内の全バイトを、第１ビットから第８
ビットまで８分割し、それぞれの分割について別個にパ
リティ演算を行い、その結果を次のフレームのＢ３バイ
トに書き込んで得られる。また、受信側では、送信側と
同じ演算を行い、その結果を次フレームのＢ３バイトと
比較することによって、ビット誤りの検出を行う。
ンターリーブ・パリティ演算によって得られたものであ
る。たとえば、Ｂ３バイトについていえば、送信側で
は、ＶＣフレーム内の全バイトを、第１ビットから第８
ビットまで８分割し、それぞれの分割について別個にパ
リティ演算を行い、その結果を次のフレームのＢ３バイ
トに書き込んで得られる。また、受信側では、送信側と
同じ演算を行い、その結果を次フレームのＢ３バイトと
比較することによって、ビット誤りの検出を行う。
【００４７】（３）Ｋ２バイト ＩＴＵ−Ｔ勧告 Ｇ．７０Ｘには、上流で発生した障害
を下流に知らせるＡＩＳとして、Ｋ２バイトの６，７お
よび８ビットが“１”にセットされることが規定されて
いる。言い換えれば、６，７および８ビットが“１”の
Ｋ２バイトは、上流に何らかの障害があったことを示し
ている。
を下流に知らせるＡＩＳとして、Ｋ２バイトの６，７お
よび８ビットが“１”にセットされることが規定されて
いる。言い換えれば、６，７および８ビットが“１”の
Ｋ２バイトは、上流に何らかの障害があったことを示し
ている。
【００４８】相関監視回路７５は、信号Ｓ７，Ｓ１７，
Ｓ８，Ｓ１８によって、現用伝送路と予備伝送路との切
替を実行するか否かを決定し、切替制御信号Ｓ２１を切
替回路７１に送る。
Ｓ８，Ｓ１８によって、現用伝送路と予備伝送路との切
替を実行するか否かを決定し、切替制御信号Ｓ２１を切
替回路７１に送る。
【００４９】切替回路７１は、１ビット時間以内で切替
可能な無瞬断切替回路であり、遅延回路５５からの信号
Ｓ４または遅延回路６５からの信号Ｓ１４のいずれか一
方を、信号Ｓ２２として出力端子７２から伝送路７３に
出力する。
可能な無瞬断切替回路であり、遅延回路５５からの信号
Ｓ４または遅延回路６５からの信号Ｓ１４のいずれか一
方を、信号Ｓ２２として出力端子７２から伝送路７３に
出力する。
【００５０】図７は、ビット誤り検出に基づく、切替回
路７１の動作を模式的に示す図である。データブロック
には、データブロック番号が、＃１、＃２、＃３、＃４
のように付与されている。したがって、現用伝送路と予
備伝送路の信号に位相差があっても、同一のデータブロ
ックであることを認識できる。これらのデータブロック
には、情報Ａ，Ｂ，Ｃ，Ｄが格納されている。
路７１の動作を模式的に示す図である。データブロック
には、データブロック番号が、＃１、＃２、＃３、＃４
のように付与されている。したがって、現用伝送路と予
備伝送路の信号に位相差があっても、同一のデータブロ
ックであることを認識できる。これらのデータブロック
には、情報Ａ，Ｂ，Ｃ，Ｄが格納されている。
【００５１】上流装置から送られてきた信号Ｓ１および
Ｓ１１は、０系伝送路（図３では現用伝送路）と１系伝
送路（図３では予備伝送路）を介してそれぞれ本無瞬断
切替装置に入力される。切替装置では、パリティチェッ
クまたはＣＲＣによって、現用伝送路、予備伝送路独立
に、ビット誤り検出を行う。今、０系伝送路では、デー
タブロック＃２にビット誤りが検出され、１系伝送路で
は、データブロック＃３にビット誤りが検出されたと仮
定する。この場合、切替回路７１は、まず、０系伝送路
の＃１データブロックを主信号Ｓ２２として出力し、次
に、１系伝送路の＃２データブロックを出力する。つい
で、０系伝送路の＃３データブロックを出力し、続いて
０系伝送路の＃４データブロックを出力する。すなわ
ち、切替回路７１は、データブロック＃１−＃４の通過
に対して、０系、１系、０系、０系伝送路を、それぞれ
現用伝送路とし、常に誤りの無いフレームを下流に送信
する。
Ｓ１１は、０系伝送路（図３では現用伝送路）と１系伝
送路（図３では予備伝送路）を介してそれぞれ本無瞬断
切替装置に入力される。切替装置では、パリティチェッ
クまたはＣＲＣによって、現用伝送路、予備伝送路独立
に、ビット誤り検出を行う。今、０系伝送路では、デー
タブロック＃２にビット誤りが検出され、１系伝送路で
は、データブロック＃３にビット誤りが検出されたと仮
定する。この場合、切替回路７１は、まず、０系伝送路
の＃１データブロックを主信号Ｓ２２として出力し、次
に、１系伝送路の＃２データブロックを出力する。つい
で、０系伝送路の＃３データブロックを出力し、続いて
０系伝送路の＃４データブロックを出力する。すなわ
ち、切替回路７１は、データブロック＃１−＃４の通過
に対して、０系、１系、０系、０系伝送路を、それぞれ
現用伝送路とし、常に誤りの無いフレームを下流に送信
する。
【００５２】図８は、ビット誤り検出に基づく、本実施
例の実際の切替動作を説明するための図であり、（Ａ）
は、Ｊ１バイトを先頭とした１ＶＣフレーム長のデータ
ブロック単位の切替方法を示し、（Ｂ）は、Ｂ３バイト
を先頭とした１ＶＣフレーム長のデータブロック単位の
切替方法を示している。
例の実際の切替動作を説明するための図であり、（Ａ）
は、Ｊ１バイトを先頭とした１ＶＣフレーム長のデータ
ブロック単位の切替方法を示し、（Ｂ）は、Ｂ３バイト
を先頭とした１ＶＣフレーム長のデータブロック単位の
切替方法を示している。
【００５３】上述したように、受信側ではＢ３バイト
と、直前のＶＣフレーム全体のビットについてパリティ
を計算した結果を比較することにより、ビット誤りを検
出している。したがって、図８（Ａ）の時刻ｔ４、すな
わち、最新のＢ３バイトの受信完了時点において、前回
フレームのビット誤りの有無が判断される。この場合、
図３のビット誤り検出回路５６および６６は、それぞれ
独立に、前回フレームのＪ１から今回フレームのＪ１バ
イトの直前までの、全ビットについてパリティチェック
演算を行い、その結果を今回のＢ３バイトと比較して、
ビット誤りの有無を検出する。したがって、Ｊ１バイト
を先頭としたデータブロックを処理する場合は、ビット
誤りの検出に、時間Ｔ１（＝ｔ４−ｔ１）必要となる。
一方、図８（Ｂ）のように、Ｂ３バイトを先頭とした
データブロック単位で切替を行うと、ビット誤りの検出
を、より迅速に行うことが可能である。図８（Ｂ）から
明らかなように、この場合のビット誤り検出時間は、Ｔ
２（＝ｔ３−ｔ１）となるが、この時刻ｔ３は、時刻ｔ
４よりも、ＶＣフレームの１行（２６０バイト）分時間
的に早くなっている。したがって、その分Ｔ３（＝Ｔ１
−Ｔ２＝ｔ４−ｔ３）だけ、遅延回路５５および６５の
遅延時間を短くすることができる。また、ＶＣフレーム
１行分の遅延時間削減は、遅延時間を付与するためのメ
モリ量の削減を意味する。すなわち、図８（Ｂ）の方法
では、（Ａ）の方法よりも、遅延時間を短縮できるとと
もに、ＶＣフレーム１行分のメモリを削減できる。な
お、ＳＴＭフレームについても、データブロックの先頭
をＢ２バイトとすることにより同様の作用・効果を得る
ことができる。
と、直前のＶＣフレーム全体のビットについてパリティ
を計算した結果を比較することにより、ビット誤りを検
出している。したがって、図８（Ａ）の時刻ｔ４、すな
わち、最新のＢ３バイトの受信完了時点において、前回
フレームのビット誤りの有無が判断される。この場合、
図３のビット誤り検出回路５６および６６は、それぞれ
独立に、前回フレームのＪ１から今回フレームのＪ１バ
イトの直前までの、全ビットについてパリティチェック
演算を行い、その結果を今回のＢ３バイトと比較して、
ビット誤りの有無を検出する。したがって、Ｊ１バイト
を先頭としたデータブロックを処理する場合は、ビット
誤りの検出に、時間Ｔ１（＝ｔ４−ｔ１）必要となる。
一方、図８（Ｂ）のように、Ｂ３バイトを先頭とした
データブロック単位で切替を行うと、ビット誤りの検出
を、より迅速に行うことが可能である。図８（Ｂ）から
明らかなように、この場合のビット誤り検出時間は、Ｔ
２（＝ｔ３−ｔ１）となるが、この時刻ｔ３は、時刻ｔ
４よりも、ＶＣフレームの１行（２６０バイト）分時間
的に早くなっている。したがって、その分Ｔ３（＝Ｔ１
−Ｔ２＝ｔ４−ｔ３）だけ、遅延回路５５および６５の
遅延時間を短くすることができる。また、ＶＣフレーム
１行分の遅延時間削減は、遅延時間を付与するためのメ
モリ量の削減を意味する。すなわち、図８（Ｂ）の方法
では、（Ａ）の方法よりも、遅延時間を短縮できるとと
もに、ＶＣフレーム１行分のメモリを削減できる。な
お、ＳＴＭフレームについても、データブロックの先頭
をＢ２バイトとすることにより同様の作用・効果を得る
ことができる。
【００５４】図９は、図３の相関監視回路７５の動作を
示すフローチャートである。相関監視回路７５は、故障
とビット誤りの双方を考慮して切替を実行する。ここ
で、故障とは、光入力断、フレーム同期はずれ、ＡＩＳ
受信等の保護時間をもって発出された警報を意味する。
これらの故障は、たとえば、光受信素子に光信号が入力
されていないことや、フレーム同期が外れていること
を、ある保護時間にわたって検出した場合に発出される
ため、ビット誤りと比較して確度の高い情報である。し
たがって、本切替制御動作においては故障の検出をビッ
ト誤りの検出よりも切替トリガとして優先し、切替制御
を行うこととした。図９は、そのような切替制御の原理
を示している。
示すフローチャートである。相関監視回路７５は、故障
とビット誤りの双方を考慮して切替を実行する。ここ
で、故障とは、光入力断、フレーム同期はずれ、ＡＩＳ
受信等の保護時間をもって発出された警報を意味する。
これらの故障は、たとえば、光受信素子に光信号が入力
されていないことや、フレーム同期が外れていること
を、ある保護時間にわたって検出した場合に発出される
ため、ビット誤りと比較して確度の高い情報である。し
たがって、本切替制御動作においては故障の検出をビッ
ト誤りの検出よりも切替トリガとして優先し、切替制御
を行うこととした。図９は、そのような切替制御の原理
を示している。
【００５５】図９のステップＳＰ１において、予備伝送
路の故障が検出されると、ステップＳＰ７において、現
用伝送路から予備伝送路への切替が禁止される。予備伝
送路に故障がない場合には、ステップＳＰ２において、
現用伝送路から予備伝送路への切替禁止が解除される。
ついで、ステップＳＰ３において、現用伝送路の故障が
検出されると、ステップＳＰ６において、現用伝送路か
ら予備伝送路への切替が行われる。現用伝送路にも故障
がない場合は、ステップＳＰ４において、現用伝送路の
ビット誤りの有無がチェックされ、ビット誤りがない場
合には、ステップＳＰ１に戻る。現用伝送路のビット誤
りが検出されると、ステップＳＰ５において、予備伝送
路のビット誤りの有無がチェックされ、予備伝送路にビ
ット誤りがない場合には、ステップＳＰ６において、現
用伝送路から予備伝送路への切替が行われる。すなわ
ち、現用伝送路にビット誤りが発生し、予備伝送路にビ
ット誤りがない場合に、現用伝送路から予備伝送路に切
り替えられる。一方、ステップＳＰ５において、予備伝
送路にもビット誤りが検出されたときには、そのままス
テップＳＰ１に戻り、系の切替は行わない。
路の故障が検出されると、ステップＳＰ７において、現
用伝送路から予備伝送路への切替が禁止される。予備伝
送路に故障がない場合には、ステップＳＰ２において、
現用伝送路から予備伝送路への切替禁止が解除される。
ついで、ステップＳＰ３において、現用伝送路の故障が
検出されると、ステップＳＰ６において、現用伝送路か
ら予備伝送路への切替が行われる。現用伝送路にも故障
がない場合は、ステップＳＰ４において、現用伝送路の
ビット誤りの有無がチェックされ、ビット誤りがない場
合には、ステップＳＰ１に戻る。現用伝送路のビット誤
りが検出されると、ステップＳＰ５において、予備伝送
路のビット誤りの有無がチェックされ、予備伝送路にビ
ット誤りがない場合には、ステップＳＰ６において、現
用伝送路から予備伝送路への切替が行われる。すなわ
ち、現用伝送路にビット誤りが発生し、予備伝送路にビ
ット誤りがない場合に、現用伝送路から予備伝送路に切
り替えられる。一方、ステップＳＰ５において、予備伝
送路にもビット誤りが検出されたときには、そのままス
テップＳＰ１に戻り、系の切替は行わない。
【００５６】図１０は、Ｂ３バイトの使用によりビット
誤りを検出する場合のフローチャートである。この場合
データブロックはＶＣフレームに相当する。このフロー
チャートの示す動作は、図９から明らかなので、説明を
省略する。この処理によれば、ＶＣフレームを無瞬断で
切り替えて保護することができる。
誤りを検出する場合のフローチャートである。この場合
データブロックはＶＣフレームに相当する。このフロー
チャートの示す動作は、図９から明らかなので、説明を
省略する。この処理によれば、ＶＣフレームを無瞬断で
切り替えて保護することができる。
【００５７】図１１は、Ｂ２バイトの使用によりビット
誤りを検出する場合のフローチャートである。この場合
データブロックはＳＴＭフレームに相当する。このフロ
ーチャートの示す動作も、図９から明らかなので、説明
を省略する。この処理によれば、ＳＴＭフレームを無瞬
断で切り替えて保護することができる。
誤りを検出する場合のフローチャートである。この場合
データブロックはＳＴＭフレームに相当する。このフロ
ーチャートの示す動作も、図９から明らかなので、説明
を省略する。この処理によれば、ＳＴＭフレームを無瞬
断で切り替えて保護することができる。
【００５８】実施例２ 図１２は、本発明による無瞬断切替装置の第２実施例を
示すブロック図である。この実施例が第１実施例と異な
る点は、以下の通りである。
示すブロック図である。この実施例が第１実施例と異な
る点は、以下の通りである。
【００５９】（１）信号終端処理回路５３および６３か
ら、ビット誤り検出回路５６および６６への信号供給線
を除いた点。
ら、ビット誤り検出回路５６および６６への信号供給線
を除いた点。
【００６０】（２）位相補償回路５４および６４からビ
ット誤り検出回路５６よび６６へ、位相補償後の信号Ｓ
３およびＳ１３を供給している点。これは、ビット誤り
の検出を、現用および予備伝送路から受信する主信号の
位相を合わせた後で行うためである。
ット誤り検出回路５６よび６６へ、位相補償後の信号Ｓ
３およびＳ１３を供給している点。これは、ビット誤り
の検出を、現用および予備伝送路から受信する主信号の
位相を合わせた後で行うためである。
【００６１】このような構成においても、第１実施例と
同様の作用・効果を得ることができる。すなわち、本発
明による伝送路の無瞬断切替装置は、現用伝送路のある
データブロックに突発的にビット誤りが発生した場合で
も、予備伝送路上の該当する正常なデータブロックにさ
かのぼって無瞬断で切替を実行するため、故障と判定す
るのに必要な保護時間に関係なく下流装置には常に正常
な信号を送信することができる。
同様の作用・効果を得ることができる。すなわち、本発
明による伝送路の無瞬断切替装置は、現用伝送路のある
データブロックに突発的にビット誤りが発生した場合で
も、予備伝送路上の該当する正常なデータブロックにさ
かのぼって無瞬断で切替を実行するため、故障と判定す
るのに必要な保護時間に関係なく下流装置には常に正常
な信号を送信することができる。
【００６２】また、本発明による伝送路の無瞬断切替装
置では、入力側に接続される２系統の伝送路が同時に故
障しない限り、常に誤りのないフレームを選択すること
が可能である。このため、きわめて信頼性の高い伝送路
を提供することができる。たとえば、現用伝送路および
予備伝送路の各ＶＣフレームの伝送路誤り率が１×１０
-11 とした場合、両系のＶＣフレームが同時にビット誤
りを発生する確率は、３．５３×１０-14 である。つま
り、約１１２年に１回のビット誤りしか発生しない程の
高信頼度な伝送路を提供することができる。
置では、入力側に接続される２系統の伝送路が同時に故
障しない限り、常に誤りのないフレームを選択すること
が可能である。このため、きわめて信頼性の高い伝送路
を提供することができる。たとえば、現用伝送路および
予備伝送路の各ＶＣフレームの伝送路誤り率が１×１０
-11 とした場合、両系のＶＣフレームが同時にビット誤
りを発生する確率は、３．５３×１０-14 である。つま
り、約１１２年に１回のビット誤りしか発生しない程の
高信頼度な伝送路を提供することができる。
【００６３】なお、上述した実施例１および２では、本
発明をＩＴＵ−Ｔ勧告のＳＤＨに適用した例であるが、
ＡＮＳＩ規格のＳＯＮＥＴ（Synchronous Optical Netw
orkにも同様に適用できる。ＳＤＨとＳＯＮＥＴにおけ
る等価項目の主なものは、次の通りである。
発明をＩＴＵ−Ｔ勧告のＳＤＨに適用した例であるが、
ＡＮＳＩ規格のＳＯＮＥＴ（Synchronous Optical Netw
orkにも同様に適用できる。ＳＤＨとＳＯＮＥＴにおけ
る等価項目の主なものは、次の通りである。
【００６４】 ＳＤＨレベル ＳＯＮＥＴレベル ＳＴＭ−１ ＳＴＳ−３ ＶＣ−４ ＳＴＳ−３Ｃ ＳＰＥ ＶＣ−２１ ＶＴ−６ ＳＰＥ ＲＳＯＨ Section Overhead ＭＳＯＨ Line Overhead ＰＯＨ Path Layer Overhead Ｈ１，Ｈ２ Ｈ１，Ｈ２ Ｂ２ Ｂ２ Ｋ１，Ｋ２ Ｋ１，Ｋ２ Ｊ１ Ｊ１ Ｂ３ Ｂ３ NOTE: SPE = Synchronized Payload Environment これらの等価性を利用すれば、本発明をＳＯＮＥＴフレ
ームに適用することができ、実施例１および２と同様の
作用・効果を得ることができる。
ームに適用することができ、実施例１および２と同様の
作用・効果を得ることができる。
【００６５】また、ＡＮＳＩに定められたＳＴＳフレー
ムに代えて、ＡＮＳＩに定められたＶＴ(Virtual Tribu
tary）ＳＰＥフレーム、またはＳＴＳ ＳＰＥフレーム
を用いることもできる。
ムに代えて、ＡＮＳＩに定められたＶＴ(Virtual Tribu
tary）ＳＰＥフレーム、またはＳＴＳ ＳＰＥフレーム
を用いることもできる。
【００６６】実施例３ 図１３は、本発明による伝送路の無瞬断切替装置を、Ａ
ＴＭ（Asynchronous Transfer Mode）に適用した実施例
を説明するための図であり、ＡＴＭセルの構造を示して
いる。
ＴＭ（Asynchronous Transfer Mode）に適用した実施例
を説明するための図であり、ＡＴＭセルの構造を示して
いる。
【００６７】ＩＴＵ−Ｔ勧告Ｉ．４３２は、ＡＴＭ網に
おけるＨＥＣバイトを利用した、誤り訂正機能および誤
り検出機能について述べている。ＡＴＭは、図１４に示
すような、５３バイトのセルと呼ばれるデータブロック
を単位として、データ伝送を行っている。セルの先頭か
ら５バイト目までをヘッダと呼び、セルの宛先アドレス
や、各種制御情報が格納されている。残りの４８バイト
に実情報（Information Field ）が格納されている。
おけるＨＥＣバイトを利用した、誤り訂正機能および誤
り検出機能について述べている。ＡＴＭは、図１４に示
すような、５３バイトのセルと呼ばれるデータブロック
を単位として、データ伝送を行っている。セルの先頭か
ら５バイト目までをヘッダと呼び、セルの宛先アドレス
や、各種制御情報が格納されている。残りの４８バイト
に実情報（Information Field ）が格納されている。
【００６８】ＡＴＭでは、１セル毎にアドレスが付与さ
れているから、ヘッダにビット誤りが発生すると、セル
の宛先が誤ってしまい、正確な伝送ができなくなる可能
性もある。そこで、５バイト目にＨＥＣ（Header Error
Control）バイトを配し、送信側で、ＨＥＣバイトを除
くヘッダの４バイトのデータを、ＣＲＣコードを用いて
ブロックチェックを行い、その演算結果をＨＥＣバイト
に格納する。受信側では、このＨＥＣバイトを用いて、
ＣＲＣ演算を行い、ヘッダ内の誤り検出および訂正を行
う。
れているから、ヘッダにビット誤りが発生すると、セル
の宛先が誤ってしまい、正確な伝送ができなくなる可能
性もある。そこで、５バイト目にＨＥＣ（Header Error
Control）バイトを配し、送信側で、ＨＥＣバイトを除
くヘッダの４バイトのデータを、ＣＲＣコードを用いて
ブロックチェックを行い、その演算結果をＨＥＣバイト
に格納する。受信側では、このＨＥＣバイトを用いて、
ＣＲＣ演算を行い、ヘッダ内の誤り検出および訂正を行
う。
【００６９】したがって、この機能を利用することによ
って、上述した実施例のビット誤り検出時と同様にし
て、現用伝送路および予備伝送路の切替制御を行うこと
ができる。また、ＨＥＣバイトを利用したビット誤り検
出機能は、１ビットまでの自動誤り訂正機能をもってい
るので、２ビット以上の誤りが発生して、自己誤り訂正
ができないときに、ヘッダのビット誤りと認識して、系
の切替を行うようにすることもできる。
って、上述した実施例のビット誤り検出時と同様にし
て、現用伝送路および予備伝送路の切替制御を行うこと
ができる。また、ＨＥＣバイトを利用したビット誤り検
出機能は、１ビットまでの自動誤り訂正機能をもってい
るので、２ビット以上の誤りが発生して、自己誤り訂正
ができないときに、ヘッダのビット誤りと認識して、系
の切替を行うようにすることもできる。
【００７０】さらに、ＡＴＭセルのヘッダ領域のバイト
と、情報領域のバイトとの全体に渡って、ビット・イン
ターリーブ・パリティ演算を行い、その結果をヘッダに
書き込むことによって、ビット誤りチェック情報とする
ことができる。
と、情報領域のバイトとの全体に渡って、ビット・イン
ターリーブ・パリティ演算を行い、その結果をヘッダに
書き込むことによって、ビット誤りチェック情報とする
ことができる。
【００７１】
【発明の効果】本発明によれば、現用伝送路および予備
伝送路の双方において、ビット誤りチェック手法（パリ
ティチェックまたはＣＲＣ（Cyclic Redundancy Check
）コードなど）によって、独立にビット誤りをチェッ
クし、現用伝送路において１ビットでもビット誤りを検
出した場合には、１ビットも誤っていない予備伝送路に
無瞬断で切り替える。これによって、伝送路切替装置の
下流には、ビット誤りのないデータのみが送られる。
伝送路の双方において、ビット誤りチェック手法（パリ
ティチェックまたはＣＲＣ（Cyclic Redundancy Check
）コードなど）によって、独立にビット誤りをチェッ
クし、現用伝送路において１ビットでもビット誤りを検
出した場合には、１ビットも誤っていない予備伝送路に
無瞬断で切り替える。これによって、伝送路切替装置の
下流には、ビット誤りのないデータのみが送られる。
【００７２】また、本発明では、上述した保護時間内で
も、突発的故障時の最初のデータブロックのビット誤り
を検出したら直ちに、このデータブロックよりも前の、
ビット誤りのない予備伝送路のデータブロックにさかの
ぼって、切替を行うようにしている。したがって、故障
が確定するまでの保護時間に無関係に、正しいデータを
下流の装置に送信することができる。
も、突発的故障時の最初のデータブロックのビット誤り
を検出したら直ちに、このデータブロックよりも前の、
ビット誤りのない予備伝送路のデータブロックにさかの
ぼって、切替を行うようにしている。したがって、故障
が確定するまでの保護時間に無関係に、正しいデータを
下流の装置に送信することができる。
【００７３】また、本発明は、ビット誤りのある現用伝
送路のデータブロックに代えて、ビット誤りのない予備
伝送路のデータブロックを下流装置に送信するので、伝
送路のランダムなビット誤りをも訂正することができ
る。このため、下流装置に送信するデータのビット誤り
率を改善することができる。
送路のデータブロックに代えて、ビット誤りのない予備
伝送路のデータブロックを下流装置に送信するので、伝
送路のランダムなビット誤りをも訂正することができ
る。このため、下流装置に送信するデータのビット誤り
率を改善することができる。
【００７４】さらに、データブロックの先頭に、直前の
データブロックのビット誤りチェック情報がくるように
すれば、ビット誤り検出から切替までの時間を最小にす
ることができる。
データブロックのビット誤りチェック情報がくるように
すれば、ビット誤り検出から切替までの時間を最小にす
ることができる。
【図１】従来の冗長システムの一例を示すブロック図で
ある。
ある。
【図２】従来の伝送路切替装置の要部の構成を示すブロ
ック図である。
ック図である。
【図３】本発明による伝送路の無瞬断切替装置の第１実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】ＳＤＨシステムにおけるフレーム構成を示す図
である。
である。
【図５】ＳＤＨシステムにおけるフレーム構成を示す図
である。
である。
【図６】図３の位相補償回路による位相補償動作を説明
する図である。
する図である。
【図７】ビット誤り検出に基づく、切替回路の動作を模
式的に示す図である。
式的に示す図である。
【図８】ビット誤り検出に基づく、本実施例の実際の切
替動作を説明するための図である。
替動作を説明するための図である。
【図９】相関監視回路の動作を示すフローチャートであ
る。
る。
【図１０】ＶＣフレームのパリティチェック用のＢ３バ
イトと自系内のパリティチェック演算結果との比較によ
って、ビット誤りを検出する場合の切替動作を示すフロ
ーチャートである。
イトと自系内のパリティチェック演算結果との比較によ
って、ビット誤りを検出する場合の切替動作を示すフロ
ーチャートである。
【図１１】ＳＴＭフレームのパリティチェック用のＢ２
バイトと自系内のパリティチェック演算結果との比較に
よって、ビット誤りを検出する場合の切替動作を示すフ
ローチャートである。
バイトと自系内のパリティチェック演算結果との比較に
よって、ビット誤りを検出する場合の切替動作を示すフ
ローチャートである。
【図１２】本発明による無瞬断切替装置の第２実施例を
示すブロック図である。
示すブロック図である。
【図１３】本発明による伝送路の無瞬断切替装置を、Ａ
ＴＭ（Asynchronous Transfer Mode ）に適用した実施
例を説明するための図であり、ＡＴＭセルの構造を示し
ている。
ＴＭ（Asynchronous Transfer Mode ）に適用した実施
例を説明するための図であり、ＡＴＭセルの構造を示し
ている。
１，２ 端局装置 ３ 現用伝送路 ４ 予備伝送路 １１ 現用伝送路 １２，２２ 入力端子 １３，２３ インタフェース回路 １４，２４ 信号終端処理回路 １５，２５ 遅延回路 １６，２６ 信号断検出回路 ２１ 予備伝送路 ３０ 切替回路 ５１ 現用伝送路 ６１ 予備伝送路 ５２，６２ 入力端子 ５３，６３ 信号終端処理回路 ５４，６４ 位相補償回路 ５５，６５ 遅延回路 ５６，６６ ビット誤り検出回路 ７５ 相関監視回路 ７０ 位相差検出回路 ７７ オーバーヘッド検出回路 ８０ ＳＴＭフレーム ８１ Section OverHead（ＳＯＨ）情報領域 ８１ａ ＲＳＯＨ ８１ｂ ＡＵＰＴＲ ８１ｃ ＭＳＯＨ ８２ ＶＣフレーム
Claims (19)
- 【請求項１】 ビット誤りチェック情報を含むデータブ
ロックの流れとして、第１の伝送路および第２の伝送路
を通して到来する同一主信号を受信して、無瞬断で切り
替え、第３の伝送路に供給することによって、前記第１
の伝送路および前記第２の伝送路の一方を現用伝送路と
し、他方を予備伝送路とする無瞬断切替装置であって、 前記第１の伝送路に接続され、前記同一主信号のうちの
一方を受信し、第１の主信号として出力する第１の信号
終端処理回路と、 前記第２の伝送路に接続され、前記同一主信号のうちの
他方を受信し、第２の主信号として出力する第２の信号
終端処理回路と、 前記第１の主信号のビット誤りを、前記ビット誤りチェ
ック情報に基づいて、前記データブロック毎に検出する
第１のビット誤り検出回路と、 前記第２の主信号のビット誤りを、前記ビット誤りチェ
ック情報に基づいて、前記データブロック毎に検出する
第２のビット誤り検出回路と、 前記第１の主信号のデータブロックと前記第２の主信号
のデータブロックの間の位相差を検出する位相差検出回
路と、 前記位相差検出回路が検出した前記位相差を補償し、前
記第１の主信号のデータブロックと前記第２の主信号の
データブロックの位相を合わせ、位相が合った前記第１
の主信号のデータブロックおよび前記第２の主信号のデ
ータブロックを出力する位相補償回路と、 前記位相補償回路から出力された第１の主信号を、少な
くとも１データブロック長の間遅延する第１の遅延回路
と、 前記位相補償回路から出力された第２の主信号を、少な
くとも１データブロック長の間遅延する第２の遅延回路
と、 前記第１の遅延回路から出力された前記第１の主信号、
および前記第２の遅延回路から出力された前記第２の主
信号のいずれか一方を、前記第３の伝送路に選択的に供
給する切替回路と、 前記第１の伝送路を現用伝送路、前記第２の伝送路を予
備伝送路としている場合に、前記第１のビット誤り検出
回路が前記第１の主信号のあるデータブロックにビット
誤り検出し、前記第２のビット誤り検出回路が前記第２
の主信号の対応するデータブロックにビット誤りを検出
しなかったときには、前記切替回路に切替制御信号を供
給し、前記第２の遅延回路から出力される前記第２の主
信号を、前記切替回路から前記第３の伝送路に供給させ
る相関監視回路とを具備することを特徴とする伝送路の
無瞬断切替装置。 - 【請求項２】 前記信号終端処理回路は、前記主信号を
監視して、前記第１の伝送路および前記第２の伝送路の
上流での故障を検出する故障検出手段を有し、前記相関
監視回路は前記第１の伝送路を現用伝送路、前記第２の
伝送路を予備伝送路としている場合に、前記第１の伝送
路に故障が検出されたときには、前記データブロック毎
のビット誤りの有無にかかわらず、前記切替制御信号を
発生して、前記第２の伝送路を現用伝送路、前記第１の
伝送路を予備伝送路に切り替えることを特徴とする請求
項１に記載の伝送路の無瞬断切替装置。 - 【請求項３】 前記データブロックは、前記ビット誤り
チェック情報を先頭とするデータブロックであることを
特徴とする請求項１に記載の伝送路の無瞬断切替装置。 - 【請求項４】 前記相関監視回路は、前記ビット誤り検
出回路が前記ビット誤りチェック情報を送信した直後
に、前記切替制御信号を発生することを特徴とする請求
項３に記載の伝送路の無瞬断切替装置。 - 【請求項５】 前記故障は、ＩＴＵ−Ｔ勧告 Ｇ．７０
ＸおよびＡＮＳＩ（American National Standards Inst
itute ）によるＳＯＮＥＴに定められたＬＯＳ（Loss O
f Signal）、ＬＯＦ（Loss Of Frame ）、ＡＩＳ（Alar
m IndicationSignal ）等のアラーム信号であることを
特徴とする請求項２または４に記載の伝送路の無瞬断切
替装置。 - 【請求項６】 前記ビット誤りチェック情報は、ＩＴＵ
−Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴ
に定められたＢ３バイトであることを特徴とする請求項
５に記載の伝送路の無瞬断切替装置。 - 【請求項７】 前記ビット誤りチェック情報は、ＩＴＵ
−Ｔ勧告 Ｇ．７０ＸおよびＡＮＳＩによるＳＯＮＥＴ
に定められたＢ２バイトであることを特徴とする請求項
５に記載の伝送路の無瞬断切替装置。 - 【請求項８】 前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＶＣ（Virtual Container ）
フレームであることを特徴とする請求項１に記載の伝送
路の無瞬断切替装置。 - 【請求項９】 前記データブロックは、ＩＴＵ−Ｔ勧告
Ｇ．７０Ｘに定められたＢ３バイトを先頭とする１Ｖ
Ｃフレーム長のデータブロックであり、前記相関監視回
路は、前記ビット誤り検出回路が前記Ｂ３バイトを受信
した直後に、前記切替制御信号を発生することを特徴と
する請求項８に記載の伝送路の無瞬断切替装置。 - 【請求項１０】 前記データブロックは、ＡＮＳＩによ
るＳＯＮＥＴに定められたＳＴＳ ＳＰＥ（Synchronou
s Transport Signal Synchronized PayloadEnvironment
）フレーム、またはＶＴ（Virtual Tributary ）ＳＰ
Ｅフレームであることを特徴とする請求項１に記載の伝
送路の無瞬断切替装置。 - 【請求項１１】 前記データブロックは、ＡＮＳＩによ
るＳＯＮＥＴに定められたＢ３バイトを先頭とする１フ
レーム長のデータブロックであり、前記相関監視回路
は、前記ビット誤り検出回路が前記Ｂ３バイトを受信し
た直後に、前記切替制御信号を発生することを特徴とす
る請求項１０に記載の伝送路の無瞬断切替装置。 - 【請求項１２】 前記データブロックは、ＩＴＵ−Ｔ勧
告 Ｇ．７０Ｘに定められたＳＴＭ（Synchronous Tran
sport Module）フレームであること特徴とする請求項１
に記載の伝送路の無瞬断切替装置。 - 【請求項１３】 前記データブロックは、ＩＴＵ−Ｔ勧
告 Ｇ．７０Ｘに定められたＢ２バイトを先頭とする１
ＳＴＭフレーム長のデータブロックであり、前記相関監
視回路は、前記ビット誤り検出回路が前記Ｂ２バイトを
受信した直後に、前記切替制御信号を発生することを特
徴とする請求項１２に記載の伝送路の無瞬断切替装置。 - 【請求項１４】 前記データブロックは、ＡＮＳＩに定
められたＳＴＳフレームであること特徴とする請求項１
に記載の伝送路の無瞬断切替装置。 - 【請求項１５】 前記データブロックは、ＡＮＳＩによ
るＳＯＮＥＴに定められたＢ２バイトを先頭する１フレ
ーム長のデータブロックであり、前記相関監視回路は、
前記ビット誤り検出回路が前記Ｂ２バイトを受信した直
後に、前記切替制御信号を発生することを特徴とする請
求項１４に記載の伝送路の無瞬断切替装置。 - 【請求項１６】 前記データブロックは、ＩＴＵ−Ｔ勧
告 Ｉ．４３２に定められたＡＴＭセルであることを特
徴とする請求項１に記載の伝送路の無瞬断切替装置。 - 【請求項１７】 前記ビット誤りチェック情報は、ＩＴ
Ｕ−Ｔ勧告 Ｉ．４３２に定められたＡＴＭセル中のＨ
ＥＣ（Header Error Control）バイトであることを特徴
とする請求項１６に記載の伝送路の無瞬断切替装置。 - 【請求項１８】 前記ビット誤りチェック情報は、前記
ＡＴＭセルのヘッダ領域と情報領域の内容とに、ビット
・インターリーブ・パリティ演算を実行して得たデータ
であることを特徴とする請求項１６に記載の伝送路の無
瞬断切替装置。 - 【請求項１９】 ビット誤りチェック情報を含むデータ
ブロックの流れとして、第１の伝送路および第２の伝送
路を通して到来する同一主信号を受信して、無瞬断で切
り替え、第３の伝送路に供給することによって、前記第
１の伝送路および前記第２の伝送路の一方を現用伝送路
とし、他方を予備伝送路とする無瞬断切替方法であっ
て、 前記同一主信号のうちの一方を受信し、第１の主信号と
して出力する過程と、 前記同一主信号のうちの他方を受信し、第２の主信号と
して出力する過程と、 前記第１の主信号のビット誤りを、前記ビット誤りチェ
ック情報に基づいて、前記データブロック毎に検出する
過程と、 前記第２の主信号のビット誤りを、前記ビット誤りチェ
ック情報に基づいて、前記データブロック毎に検出する
過程と、 前記第１の主信号のデータブロックと前記第２の主信号
のデータブロックの間の位相差を検出する過程と、 前記位相差検出回路が検出した前記位相差を補償し、前
記第１の主信号のデータブロックと前記第２の主信号の
データブロックの位相を合わせ、位相が合った前記第１
の主信号のデータブロックおよび前記第２の主信号のデ
ータブロックを出力する過程と、 前記位相の合った第１の主信号を、少なくとも１データ
ブロック長の間遅延する過程と、 前記位相の合った第２の主信号を、少なくとも１データ
ブロック長の間遅延する過程と、 遅延された前記第１の主信号、および遅延された前記第
２の主信号のいずれか一方を、前記第３の伝送路に選択
的に供給する過程と、 前記第１の伝送路を現用伝送路、前記第２の伝送路を予
備伝送路としている場合に、前記第１のビット誤り検出
回路が前記第１の主信号のあるデータブロックにビット
誤り検出し、前記第２のビット誤り検出回路が前記第２
の主信号の対応するデータブロックにビット誤りを検出
しなかったときには、切替制御信号を発生し、前記遅延
された前記第２の主信号を、前記第３の伝送路に供給す
る過程とを具備することを特徴とする伝送路の無瞬断切
替方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180225A JP2874112B2 (ja) | 1994-07-18 | 1995-07-17 | 伝送路の無瞬断切替装置および方法 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16557394 | 1994-07-18 | ||
| JP6999795 | 1995-03-28 | ||
| JP7-120095 | 1995-05-18 | ||
| JP12009595 | 1995-05-18 | ||
| JP6-165573 | 1995-05-18 | ||
| JP7-69997 | 1995-05-18 | ||
| JP7180225A JP2874112B2 (ja) | 1994-07-18 | 1995-07-17 | 伝送路の無瞬断切替装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936826A JPH0936826A (ja) | 1997-02-07 |
| JP2874112B2 true JP2874112B2 (ja) | 1999-03-24 |
Family
ID=27465203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180225A Expired - Lifetime JP2874112B2 (ja) | 1994-07-18 | 1995-07-17 | 伝送路の無瞬断切替装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874112B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246668B1 (en) | 1998-06-09 | 2001-06-12 | Nortel Networks Limited | Hitless manual path switching using linked pointer processors |
| JP2000341358A (ja) * | 1999-05-31 | 2000-12-08 | Nec Mobile Commun Ltd | Ｃｄｍａ基地局及びその通信制御方法 |
| JP2001345771A (ja) * | 2000-05-31 | 2001-12-14 | Hitachi Ltd | 伝送路切替装置および方法 |
| JP4411111B2 (ja) * | 2004-03-15 | 2010-02-10 | Ｎｅｃエンジニアリング株式会社 | 無瞬断切替装置 |
| JP2006093938A (ja) * | 2004-09-22 | 2006-04-06 | Toyo Electric Mfg Co Ltd | 伝送切替装置 |
| JPWO2006100761A1 (ja) * | 2005-03-22 | 2008-08-28 | 株式会社メディアグローバルリンクス | 二重化伝送路切換装置 |
| JP5158689B2 (ja) * | 2007-12-07 | 2013-03-06 | 日本電信電話株式会社 | 系切替装置および方法 |
| JP5217735B2 (ja) * | 2008-07-30 | 2013-06-19 | 日本電気株式会社 | 変換装置、映像信号伝送システム及びそれらに用いる無瞬断切替方法 |
| JP2012248923A (ja) * | 2011-05-25 | 2012-12-13 | Ntt Communications Kk | 映像切替装置、および映像切替方法 |
-
1995
- 1995-07-17 JP JP7180225A patent/JP2874112B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936826A (ja) | 1997-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5631896A (en) | Hitless path switching apparatus and method | |
| JP3581765B2 (ja) | 複合リング形ネットワークシステムにおけるパス切替方法及び装置 | |
| US5781527A (en) | Integrated multi-fabric digital cross-connect integrated office links | |
| US6721268B1 (en) | Method and apparatus for multiplex transmission | |
| US4964095A (en) | Data communication bypass apparatus and method | |
| US5822299A (en) | Path protection in a telecommunications network | |
| US6021112A (en) | Path switching ring control apparatus in a synchronous (SDH) network that includes an asynchronous (PDH) subnetwork | |
| US6920603B2 (en) | Path error monitoring method and apparatus thereof | |
| JP2874112B2 (ja) | 伝送路の無瞬断切替装置および方法 | |
| JPH07177116A (ja) | デジタル信号伝送装置 | |
| US5386418A (en) | Method for synchronizing synchronous data communication network and communication device used in the synchronous data communication network | |
| JP4845582B2 (ja) | 光伝送装置用プラグインカード | |
| US6647028B1 (en) | System and method for recovering and restoring lost data in a N-channel coherent data transmission system | |
| JPH11266218A (ja) | 位相制御装置及び位相制御方法 | |
| WO2000072526A1 (en) | Method and arrangement for enhancing the handling of tti identifier | |
| US20030058789A1 (en) | SDH ring network | |
| CA2201805C (en) | Synchronization message reception processing apparatus | |
| JP3246473B2 (ja) | パス切替制御システム及びパス切替制御方法 | |
| JP3089519B2 (ja) | 衛星通信方式 | |
| JPH08223130A (ja) | 無瞬断切替方式 | |
| JPH11112388A (ja) | 冗長伝送路を有しない通信システムの冗長系切り替え方法 | |
| US6928088B2 (en) | Transmission apparatus | |
| US20040052311A1 (en) | Controlled handling of far end at equipment failure in an msp‘unidirectional configuration | |
| JP2008104014A (ja) | Ｓｄｈ伝送装置およびそのパス監視方法 | |
| JPWO2004051898A1 (ja) | 回線フォーマット設定方法及びそれを用いた通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 14 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |