JPH01296731A - 位相合せ回路 - Google Patents
位相合せ回路Info
- Publication number
- JPH01296731A JPH01296731A JP63126527A JP12652788A JPH01296731A JP H01296731 A JPH01296731 A JP H01296731A JP 63126527 A JP63126527 A JP 63126527A JP 12652788 A JP12652788 A JP 12652788A JP H01296731 A JPH01296731 A JP H01296731A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- temporary storage
- storage circuit
- delay
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ通信装置等において用いられ、タイム
スロット順序の時間的入替えを行なうタイムスロット入
替え装置に関し、特にマルチフレームの位相を合せる回
路に関する。
スロット順序の時間的入替えを行なうタイムスロット入
替え装置に関し、特にマルチフレームの位相を合せる回
路に関する。
従来、この種のタイムスロット入替え装置ではマルチフ
レーム位相を合わせるためには別ハードトシてマルチフ
レームアライナが必要であった。
レーム位相を合わせるためには別ハードトシてマルチフ
レームアライナが必要であった。
またマルチフレームアライナは各入力信号ごとに分散し
ていた。
ていた。
上述した従来のタイムスロット入替え装置ではマルチフ
レームアライナが別リードとして、必要となるから、ハ
ード規模が増大するという欠点があった。
レームアライナが別リードとして、必要となるから、ハ
ード規模が増大するという欠点があった。
前述の課題を解決するために本発明が提供する手段は、
入力信号を一時記憶装置にシーケンシャルに書込みラン
ダムに読出し、またはランダムに書込みシーケンシャル
に読出して、前記信号のタイムスロットの入替えを行う
タイムスロッ）入替え装置においてマルチフレームの位
相を合せる回路であって、前記入力信号のマルチフレー
ム情報を検出する回路と、前記一時記憶装置の出力を入
力に戻すパスと、前記パスを経て得られる前記一時記憶
装置の出力と前記入力信号のいずれか一方を選択して前
記一時記憶回路に書込み信号として供給する選択回路と
を有することを特徴とする。
入力信号を一時記憶装置にシーケンシャルに書込みラン
ダムに読出し、またはランダムに書込みシーケンシャル
に読出して、前記信号のタイムスロットの入替えを行う
タイムスロッ）入替え装置においてマルチフレームの位
相を合せる回路であって、前記入力信号のマルチフレー
ム情報を検出する回路と、前記一時記憶装置の出力を入
力に戻すパスと、前記パスを経て得られる前記一時記憶
装置の出力と前記入力信号のいずれか一方を選択して前
記一時記憶回路に書込み信号として供給する選択回路と
を有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成を示すブロック図
である。入力されたデータは選択回路１で選択され、一
時記憶回路２に書込みカウンタ３の指示により記憶され
る。一時記憶回路２に記憶されたデータは、この後に読
出しカウンタ４の指示によシ続出され、遅延の必要がな
い場合はそのまま出力される。遅延の有無はマルチフレ
ー上検出回路５の出力によシ決定される。遅延が必要な
場合には、一時記憶回路２の出力データは選択回路１で
再び選択され、一時記憶回路２に入力される。第１図の
実施例では、これをＮ回繰返すことによシ入カデータに
Ｎフレーム（フレームは一時記憶回路２の動作周期）の
遅延を与えることができる。
である。入力されたデータは選択回路１で選択され、一
時記憶回路２に書込みカウンタ３の指示により記憶され
る。一時記憶回路２に記憶されたデータは、この後に読
出しカウンタ４の指示によシ続出され、遅延の必要がな
い場合はそのまま出力される。遅延の有無はマルチフレ
ー上検出回路５の出力によシ決定される。遅延が必要な
場合には、一時記憶回路２の出力データは選択回路１で
再び選択され、一時記憶回路２に入力される。第１図の
実施例では、これをＮ回繰返すことによシ入カデータに
Ｎフレーム（フレームは一時記憶回路２の動作周期）の
遅延を与えることができる。
第２図は第１図実施例の回路動作を示すタイミング図で
ある。ＳＥＬ信号１４は第１図の選択回路ｌの切替信号
であり、選択回路１はＳＥＬ信号１４がＬ”の時に入力
データを選択し、＠Ｈ”の時に一時記憶回路２の出力デ
ータを選択する。
ある。ＳＥＬ信号１４は第１図の選択回路ｌの切替信号
であり、選択回路１はＳＥＬ信号１４がＬ”の時に入力
データを選択し、＠Ｈ”の時に一時記憶回路２の出力デ
ータを選択する。
この後のフレーム２，３では出力デ、−夕を選択し、遅
延を与える。そしてフレーム４でデータを出力する。通
常は入力データ（フレーム１）及び出力データ（フレー
ム４）のタイムスロットは決っているからフレーム２，
３で使用する遅延用タイムスロットはこのいずれとも異
なる。
延を与える。そしてフレーム４でデータを出力する。通
常は入力データ（フレーム１）及び出力データ（フレー
ム４）のタイムスロットは決っているからフレーム２，
３で使用する遅延用タイムスロットはこのいずれとも異
なる。
以上に説明したように本発明の位相合せ回路では、タイ
ムスロット入替え用の一時記憶回路の出力から入力に戻
るパス金偏えているから、一時記憶回路を通過する回数
を制御し、多重化レベルで各タイムスロットの遅延を変
えることによシ、マルチフレーム位相を合せることがで
きる。そこで、本発明を採用することによシタイムスロ
ット入替え装置のハード規模を低減できる。
ムスロット入替え用の一時記憶回路の出力から入力に戻
るパス金偏えているから、一時記憶回路を通過する回数
を制御し、多重化レベルで各タイムスロットの遅延を変
えることによシ、マルチフレーム位相を合せることがで
きる。そこで、本発明を採用することによシタイムスロ
ット入替え装置のハード規模を低減できる。
第１図は本発明の一実施例の回路構成を示すブロック図
であシ、第２図は第１図実施例の動作の例を示すタイミ
ング図である。 １・・・選択回路、２・・・一時記憶回路、３・・・書
込みカウンタ、４・・・読出しカウンタ、５・・・マル
チフレーム検出回路。 代理人 弁理士 本 庄 伸 介
であシ、第２図は第１図実施例の動作の例を示すタイミ
ング図である。 １・・・選択回路、２・・・一時記憶回路、３・・・書
込みカウンタ、４・・・読出しカウンタ、５・・・マル
チフレーム検出回路。 代理人 弁理士 本 庄 伸 介
Claims (1)
- 入力信号を一時記憶装置にシーケンシャルに書込みラン
ダムに読出し、またはランダムに書込みシーケンシャル
に読出して、前記信号のタイムスロットの入替えを行う
タイムスロット入替装置においてマルチフレームの位相
を合せる回路であって、前記入力信号のマルチフレーム
情報を検出する回路と、前記一時記憶装置の出力を入力
に戻すパスと、前記パスを経て得られる前記一時記憶装
置の出力と前記入力信号のいずれか一方を選択して前記
一時記憶回路に書込み信号として供給する選択回路とを
有することを特徴とする位相合せ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126527A JPH01296731A (ja) | 1988-05-24 | 1988-05-24 | 位相合せ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63126527A JPH01296731A (ja) | 1988-05-24 | 1988-05-24 | 位相合せ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296731A true JPH01296731A (ja) | 1989-11-30 |
Family
ID=14937411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63126527A Pending JPH01296731A (ja) | 1988-05-24 | 1988-05-24 | 位相合せ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052007A (en) * | 1998-03-17 | 2000-04-18 | Fujitsu Limited | Phase control method and apparatus for synchronizing dual link transmission signals |
-
1988
- 1988-05-24 JP JP63126527A patent/JPH01296731A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052007A (en) * | 1998-03-17 | 2000-04-18 | Fujitsu Limited | Phase control method and apparatus for synchronizing dual link transmission signals |
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