JPH0844667A - 自己タイミング調整型インタフェース - Google Patents
自己タイミング調整型インタフェースInfo
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- JPH0844667A JPH0844667A JP9901195A JP9901195A JPH0844667A JP H0844667 A JPH0844667 A JP H0844667A JP 9901195 A JP9901195 A JP 9901195A JP 9901195 A JP9901195 A JP 9901195A JP H0844667 A JPH0844667 A JP H0844667A
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- digital
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
- G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
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Abstract
(57)【要約】
【目的】 クロック信号が並列かつ導電性のバス上にビ
ット直列データをクロックし、このクロック信号がバス
の別の線上で伝送される、自己タイミング調整型インタ
フェース（ＳＴＩ）を提供する。 【構成】 バスのそれぞれの線上で受け取ったデータ
は、個別にクロック信号との位相整合が取られる。受け
取ったクロック信号は、各線ごとに個別にデータ・ビッ
ト・セルの境界エッジを定義するために使用され、バス
の各線上のデータは、たとえば、クロック遷移位置がデ
ータ・セルの中心になるように、個別に位相同期が取ら
れる。
ット直列データをクロックし、このクロック信号がバス
の別の線上で伝送される、自己タイミング調整型インタ
フェース（ＳＴＩ）を提供する。 【構成】 バスのそれぞれの線上で受け取ったデータ
は、個別にクロック信号との位相整合が取られる。受け
取ったクロック信号は、各線ごとに個別にデータ・ビッ
ト・セルの境界エッジを定義するために使用され、バス
の各線上のデータは、たとえば、クロック遷移位置がデ
ータ・セルの中心になるように、個別に位相同期が取ら
れる。
Description
【０００１】
【産業上の利用分野】本発明は、並列データ・バスを介
して高速でディジタル・データを伝送するための改良さ
れた方法および装置に関し、より具体的にはシステム設
計のクリティカルな要素または制限要素としての精密な
バス長とシステム・クロック速度を必要としない、広範
囲のデータ転送アプリケーション用の費用効果の高い短
距離インタフェースを提供する方法および装置に関す
る。
して高速でディジタル・データを伝送するための改良さ
れた方法および装置に関し、より具体的にはシステム設
計のクリティカルな要素または制限要素としての精密な
バス長とシステム・クロック速度を必要としない、広範
囲のデータ転送アプリケーション用の費用効果の高い短
距離インタフェースを提供する方法および装置に関す
る。
【０００２】
【従来の技術】ノイズや負荷などの要素は、高データ転
送速度で動作する並列バスの有効長を制限する。先行技
術では、システム設計時にこのバスの長さを考慮に入れ
る必要があり、バス長は正確に指定通りでなければなら
ない。物理的通信リンク（チップ、ケーブル、カード配
線、コネクタなど）に関連する製造公差、温度、電源電
圧の変動も、並列導線で構成された先行技術のバスのデ
ータ転送速度を制限している。さらに、多くの先行技術
のコンピュータ・システムでは、プロセッサのクロック
と同期してデータを転送するため、プロセッサ・クロッ
ク速度を変更すると、データ転送バスの再設計が必要に
なる場合もある。
送速度で動作する並列バスの有効長を制限する。先行技
術では、システム設計時にこのバスの長さを考慮に入れ
る必要があり、バス長は正確に指定通りでなければなら
ない。物理的通信リンク（チップ、ケーブル、カード配
線、コネクタなど）に関連する製造公差、温度、電源電
圧の変動も、並列導線で構成された先行技術のバスのデ
ータ転送速度を制限している。さらに、多くの先行技術
のコンピュータ・システムでは、プロセッサのクロック
と同期してデータを転送するため、プロセッサ・クロッ
ク速度を変更すると、データ転送バスの再設計が必要に
なる場合もある。
【０００３】
【発明が解決しようとする課題】本発明の一目的は、バ
ス長を厳密に制御せず、システム・クロックの制約がな
く、高データ転送速度で動作できる費用効果の高いバス
・データ転送システム、すなわち、バス内の減衰損のみ
によって最大バス長が制限されるシステムを提供するこ
とにある。
ス長を厳密に制御せず、システム・クロックの制約がな
く、高データ転送速度で動作できる費用効果の高いバス
・データ転送システム、すなわち、バス内の減衰損のみ
によって最大バス長が制限されるシステムを提供するこ
とにある。
【０００４】本発明の他の目的は、具体的な帯域幅要件
およびＶＬＳＩ技術などの具体的な実現技術に応じて調
整するためにインタフェースの幅と速度を容易に修正で
きる、汎用低コスト高性能２地点間データ通信リンクを
提供することにある。
およびＶＬＳＩ技術などの具体的な実現技術に応じて調
整するためにインタフェースの幅と速度を容易に修正で
きる、汎用低コスト高性能２地点間データ通信リンクを
提供することにある。
【０００５】本発明の他の目的は、データ転送速度と等
しいか、データ転送速度より遅いクロック速度で動作す
る、バス・データ転送システムを提供することにある。
しいか、データ転送速度より遅いクロック速度で動作す
る、バス・データ転送システムを提供することにある。
【０００６】本発明のより具体的な目的は、物理リンク
（チップ、ケーブル、カード配線、コネクタなど）に関
連する多くの製造公差ならびに温度変化および電源出力
の変動を補正して、ローカル受信クロックによって最適
条件でサンプリングできるように、受信側で着信データ
の位相または到着時間を調整するシステムを提供するこ
とにある。
（チップ、ケーブル、カード配線、コネクタなど）に関
連する多くの製造公差ならびに温度変化および電源出力
の変動を補正して、ローカル受信クロックによって最適
条件でサンプリングできるように、受信側で着信データ
の位相または到着時間を調整するシステムを提供するこ
とにある。
【０００７】
【課題を解決するための手段】要約すると、本発明は、
クロック信号が並列な導電性バス上にビット直列データ
をクロックし、このクロック信号がバスの別の線上で伝
送される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を提供することを企図するものである。バスのそれ
ぞれの線上で受け取ったデータは、個別にクロック信号
との位相整合が取られる。受け取ったクロック信号は、
各線ごとに個別にデータ・ビット・セルの境界エッジを
定義するために使用され、バスの各線上のデータは、た
とえば、クロック遷移位置がデータ・セルの中心になる
ように、個別に位相同期が取られる。このデータは、受
け取ったリンク・クロックを使用してバッファに書き込
まれ、受信側のシステム・クロックと同期して読み取ら
れる。本発明の本出願で企図するデータ転送速度では、
伝播遅延がかなり大きくなる。しかし、制限の範囲内で
あれば、バス長は重要ではなく、送信側および受信側の
システム・クロックとは無関係である。
クロック信号が並列な導電性バス上にビット直列データ
をクロックし、このクロック信号がバスの別の線上で伝
送される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を提供することを企図するものである。バスのそれ
ぞれの線上で受け取ったデータは、個別にクロック信号
との位相整合が取られる。受け取ったクロック信号は、
各線ごとに個別にデータ・ビット・セルの境界エッジを
定義するために使用され、バスの各線上のデータは、た
とえば、クロック遷移位置がデータ・セルの中心になる
ように、個別に位相同期が取られる。このデータは、受
け取ったリンク・クロックを使用してバッファに書き込
まれ、受信側のシステム・クロックと同期して読み取ら
れる。本発明の本出願で企図するデータ転送速度では、
伝播遅延がかなり大きくなる。しかし、制限の範囲内で
あれば、バス長は重要ではなく、送信側および受信側の
システム・クロックとは無関係である。
【０００８】本発明に記載されている一実施例では、伝
送対象のデータが送信側のシステム・クロックと同期し
てバッファに転送される。このシステム・クロックは、
受信側のシステム・クロックと等しい場合もあれば、等
しくない場合もある。制御装置は、初期位相調整に加
え、最高３ビット・セルまでのスキューに対応する固有
のデータ・パターンを提供するように特別にコード化さ
れたヘッダとともに、このデータをバイト並列ビット直
列伝送用にパケット化する。
送対象のデータが送信側のシステム・クロックと同期し
てバッファに転送される。このシステム・クロックは、
受信側のシステム・クロックと等しい場合もあれば、等
しくない場合もある。制御装置は、初期位相調整に加
え、最高３ビット・セルまでのスキューに対応する固有
のデータ・パターンを提供するように特別にコード化さ
れたヘッダとともに、このデータをバイト並列ビット直
列伝送用にパケット化する。
【０００９】上記およびその他の目的、態様、および利
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解が深まるだろう。
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解が深まるだろう。
【００１０】
【実施例】ここで添付図面中の図１を参照して説明する
と、同図は、本発明の教示による自己タイミング調整型
インタフェースを使用できる一実施例を示している。自
己タイミング型インタフェースのこの実施例は、２つの
マイクロプロセッサ・チップ（ここではチップＡおよび
チップＢとして示す）間でデータ通信を行うものであ
る。しかし、当業者には明らかなように、本発明の自己
タイミング調整型インタフェースは、広範囲の構成要素
またはノード間でデータ転送を行う場合にも適用可能で
ある。
と、同図は、本発明の教示による自己タイミング調整型
インタフェースを使用できる一実施例を示している。自
己タイミング型インタフェースのこの実施例は、２つの
マイクロプロセッサ・チップ（ここではチップＡおよび
チップＢとして示す）間でデータ通信を行うものであ
る。しかし、当業者には明らかなように、本発明の自己
タイミング調整型インタフェースは、広範囲の構成要素
またはノード間でデータ転送を行う場合にも適用可能で
ある。
【００１１】チップＡは１２Ａという送信ポートを有
し、チップＢは１２Ｂという送信ポートを有する。同様
に、チップＡおよびＢは、１４Ａおよび１４Ｂという受
信ポートをそれぞれ有する。これらのポートは、各伝送
方向ごとに１本ずつ、合計２本の自己タイミング調整型
インタフェース・バス１６で接続されている。本発明の
この実施例では、それぞれのバス１６は幅が１バイト
で、９本の導線で構成されている。そのうち、８本はデ
ータ用、１本はクロック信号用である。
し、チップＢは１２Ｂという送信ポートを有する。同様
に、チップＡおよびＢは、１４Ａおよび１４Ｂという受
信ポートをそれぞれ有する。これらのポートは、各伝送
方向ごとに１本ずつ、合計２本の自己タイミング調整型
インタフェース・バス１６で接続されている。本発明の
この実施例では、それぞれのバス１６は幅が１バイト
で、９本の導線で構成されている。そのうち、８本はデ
ータ用、１本はクロック信号用である。
【００１２】各送信ポート（１２Ａおよび１２Ｂ）は、
ホスト論理回路と自己タイミング調整型インタフェース
・リンク１６との間で論理インタフェースを提供する送
信論理マクロ１８を含んでいる。また、ホスト・クロッ
クと自己タイミング調整型インタフェース・クロックと
の間のインタフェースは、同期バッファ２２によって提
供される。このため、自己タイミング調整型インタフェ
ース・リンクは、ホストから独立し、ホスト・クロック
とは無関係な所定のサイクル時間で動作することができ
る。アウトバウンド物理マクロ２４は、ワード幅のデー
タ・フローを、自己タイミング調整型インタフェース・
リンク１６上のクロックとともに伝送されるバイト幅の
データ・フローに直列化する。
ホスト論理回路と自己タイミング調整型インタフェース
・リンク１６との間で論理インタフェースを提供する送
信論理マクロ１８を含んでいる。また、ホスト・クロッ
クと自己タイミング調整型インタフェース・クロックと
の間のインタフェースは、同期バッファ２２によって提
供される。このため、自己タイミング調整型インタフェ
ース・リンクは、ホストから独立し、ホスト・クロック
とは無関係な所定のサイクル時間で動作することができ
る。アウトバウンド物理マクロ２４は、ワード幅のデー
タ・フローを、自己タイミング調整型インタフェース・
リンク１６上のクロックとともに伝送されるバイト幅の
データ・フローに直列化する。
【００１３】各受信ポート（すなわち、１４Ａおよび１
４Ｂ）は、最初に各データ・ビットを自己タイミング調
整型インタフェースのクロック信号に動的に整合させる
インバウンド物理マクロ２６を含んでいる。このマクロ
は、すべてのビットを最高３ビット・セルまでのスキュ
ーに整合させ、バイトをワード単位に非直列化する。受
信論理マクロ２８は、自己タイミング調整型インタフェ
ース受信論理回路とホスト論理回路とのインタフェース
を提供し、リンク肯定応答信号とリンク拒否信号を生成
する。これらの信号は、内部リンク３３によって結合さ
れ、アウトバウンド自己タイミング調整型インタフェー
ス・リンク１６を介して送信ポートに送り返される。電
気経路遅延の変動を補正するため、着信データの位相が
調整すなわち自己タイミング調整される。各ビット
（線）は、伝送された参照クロックに個別に位相整合さ
れ、さらに実施例内では２本のデータ線間の最高３ビッ
ト・セルまでのスキューを補正するために整合される。
この自己タイミング操作は３つの部分からなる。第一の
部分はビット同期の確保で、第二の部分はバイト／ワー
ド整合で、第三の部分は同期の維持である。
４Ｂ）は、最初に各データ・ビットを自己タイミング調
整型インタフェースのクロック信号に動的に整合させる
インバウンド物理マクロ２６を含んでいる。このマクロ
は、すべてのビットを最高３ビット・セルまでのスキュ
ーに整合させ、バイトをワード単位に非直列化する。受
信論理マクロ２８は、自己タイミング調整型インタフェ
ース受信論理回路とホスト論理回路とのインタフェース
を提供し、リンク肯定応答信号とリンク拒否信号を生成
する。これらの信号は、内部リンク３３によって結合さ
れ、アウトバウンド自己タイミング調整型インタフェー
ス・リンク１６を介して送信ポートに送り返される。電
気経路遅延の変動を補正するため、着信データの位相が
調整すなわち自己タイミング調整される。各ビット
（線）は、伝送された参照クロックに個別に位相整合さ
れ、さらに実施例内では２本のデータ線間の最高３ビッ
ト・セルまでのスキューを補正するために整合される。
この自己タイミング操作は３つの部分からなる。第一の
部分はビット同期の確保で、第二の部分はバイト／ワー
ド整合で、第三の部分は同期の維持である。
【００１４】ビット同期を確保する場合、リンクは、ま
ったくタイミング調整されていない状態から同期操作へ
と移行する。ＳＴＩインタフェースまたは論理回路上の
それ以前の状態は、完全論理リセットによって無視され
る。このビット同期処理は、２００マイクロ秒オーダ程
度の高速で確立することができる。データ有効ウィンド
ウまたはビット間隔の位置が特定されるまで、着信デー
タの位相が線ごとに操作される。この操作は、ローカル
・クロックと相対的な着信データ上の平均エッジ位置を
特定する位相検出器を使用して達成される。２つの位相
検出器を使用すると、一方の検出器でデータ上の２つの
連続エッジの位置を特定することができ、この２つの連
続エッジによってビット間隔またはデータ有効ウィンド
ウが定義される。ローカル・クロックによってサンプリ
ングされるデータは、データの２つのエッジの中間に位
置するデータの位相である。
ったくタイミング調整されていない状態から同期操作へ
と移行する。ＳＴＩインタフェースまたは論理回路上の
それ以前の状態は、完全論理リセットによって無視され
る。このビット同期処理は、２００マイクロ秒オーダ程
度の高速で確立することができる。データ有効ウィンド
ウまたはビット間隔の位置が特定されるまで、着信デー
タの位相が線ごとに操作される。この操作は、ローカル
・クロックと相対的な着信データ上の平均エッジ位置を
特定する位相検出器を使用して達成される。２つの位相
検出器を使用すると、一方の検出器でデータ上の２つの
連続エッジの位置を特定することができ、この２つの連
続エッジによってビット間隔またはデータ有効ウィンド
ウが定義される。ローカル・クロックによってサンプリ
ングされるデータは、データの２つのエッジの中間に位
置するデータの位相である。
【００１５】並列化機構の出力に対するバイト位置を正
しく調整するために全ビット時間の間、直列データ・ス
トリームを操作することで、バイト整合が行われる。こ
こで図４を参照して説明すると、次に、ＳＴＩインタフ
ェース上で正しいワード同期を確保するために一度にビ
ット間隔４つずつの割合で並列化機構のデータを操作す
ることで、ワード整合が行われる。タイミング・シーケ
ンスにより、正しいビット、バイト、およびワード同期
が可能になる。
しく調整するために全ビット時間の間、直列データ・ス
トリームを操作することで、バイト整合が行われる。こ
こで図４を参照して説明すると、次に、ＳＴＩインタフ
ェース上で正しいワード同期を確保するために一度にビ
ット間隔４つずつの割合で並列化機構のデータを操作す
ることで、ワード整合が行われる。タイミング・シーケ
ンスにより、正しいビット、バイト、およびワード同期
が可能になる。
【００１６】同期の維持は、温度および電源の変動に応
じてリンク操作の一部として行われる。
じてリンク操作の一部として行われる。
【００１７】次に図２を参照して説明すると、同図は、
本発明を実施する際に使用されるビット直列バイト並列
インタフェース用の送信シリアライザの一実施例を示し
ている。ここでは、４バイト幅のデータ・レジスタ２３
が並列入力２５（ここにはバイト０、１、２、および３
の入力が図示されている）を受け取り、マルチプレクサ
１９および２：１セレクタ１７がレジスタの出力を、自
己タイミング調整型インタフェース・バスに結合された
オフ・チップ・ドライバ１５の１バイト幅出力に多重化
する。線２７上の自己タイミング調整型インタフェース
・クロック信号を入力とする２分割論理回路２１によっ
て、データがレジスタ２３からクロックされる。バイト
０、１、２、および３からのビット０は、ここに図示す
る自己タイミング調整型インタフェースのリンク０上で
直列化され、伝送される。バイト０、１、２、および３
のビット１は、リンク１（図示せず）上で伝送され、以
下同様の伝送が行われる。
本発明を実施する際に使用されるビット直列バイト並列
インタフェース用の送信シリアライザの一実施例を示し
ている。ここでは、４バイト幅のデータ・レジスタ２３
が並列入力２５（ここにはバイト０、１、２、および３
の入力が図示されている）を受け取り、マルチプレクサ
１９および２：１セレクタ１７がレジスタの出力を、自
己タイミング調整型インタフェース・バスに結合された
オフ・チップ・ドライバ１５の１バイト幅出力に多重化
する。線２７上の自己タイミング調整型インタフェース
・クロック信号を入力とする２分割論理回路２１によっ
て、データがレジスタ２３からクロックされる。バイト
０、１、２、および３からのビット０は、ここに図示す
る自己タイミング調整型インタフェースのリンク０上で
直列化され、伝送される。バイト０、１、２、および３
のビット１は、リンク１（図示せず）上で伝送され、以
下同様の伝送が行われる。
【００１８】通信媒体が必要とする帯域幅を最小にする
ため、ＳＴＩクロックは送信時のデータ転送速度（ボー
・レート）の周波数の半分になっている。すなわち、１
５０Ｍビット／秒のデータ転送速度に対して、７５ＭＨ
ｚのクロックが使用される。クロックはＳＴＩ発振源か
ら生成されるが、これはＳＴＩリンクからシステムまた
はホスト・クロックを切り離すために行われる。データ
はクロックの両方のエッジによって伝送される。
ため、ＳＴＩクロックは送信時のデータ転送速度（ボー
・レート）の周波数の半分になっている。すなわち、１
５０Ｍビット／秒のデータ転送速度に対して、７５ＭＨ
ｚのクロックが使用される。クロックはＳＴＩ発振源か
ら生成されるが、これはＳＴＩリンクからシステムまた
はホスト・クロックを切り離すために行われる。データ
はクロックの両方のエッジによって伝送される。
【００１９】次に図３を参照して説明するが、図５に関
連して前述したビット同期処理が完了しているものと想
定すると、出力がマルチプレクサ３５に結合されている
シフト・レジスタ３３に位相整合データ（ここでは２ビ
ット幅）を結合することで、バイト同期が開始される。
マルチプレクサへの制御入力３７は、全ビット時間分、
他のデータ線から特定のデータ線をスキュー解除するた
めに使用される。特定のデータ線用の並列化機構データ
出力は、受け取ったデータの順序が正しいことを判定す
るために、予想タイミング・パターン（たとえば、Ｘ０
１０、この場合Ｘは任意）の有無が監視される。いずれ
かの時点でビット３に０が検出されると、マルチプレク
サが増分し、その結果、１ビット時間分、バイト境界が
移動する。正しいバイト境界が特定されるまで、この処
理が繰り返される。前の時間に誤って正しい位置を通過
してしまった場合は、マルチプレクサ制御がバイナリ３
からバイナリ０に折り返す。この機能により、１ビット
時間分を上回るスキューを示すデータ線の同期を取るこ
とができる。
連して前述したビット同期処理が完了しているものと想
定すると、出力がマルチプレクサ３５に結合されている
シフト・レジスタ３３に位相整合データ（ここでは２ビ
ット幅）を結合することで、バイト同期が開始される。
マルチプレクサへの制御入力３７は、全ビット時間分、
他のデータ線から特定のデータ線をスキュー解除するた
めに使用される。特定のデータ線用の並列化機構データ
出力は、受け取ったデータの順序が正しいことを判定す
るために、予想タイミング・パターン（たとえば、Ｘ０
１０、この場合Ｘは任意）の有無が監視される。いずれ
かの時点でビット３に０が検出されると、マルチプレク
サが増分し、その結果、１ビット時間分、バイト境界が
移動する。正しいバイト境界が特定されるまで、この処
理が繰り返される。前の時間に誤って正しい位置を通過
してしまった場合は、マルチプレクサ制御がバイナリ３
からバイナリ０に折り返す。この機能により、１ビット
時間分を上回るスキューを示すデータ線の同期を取るこ
とができる。
【００２０】最後にワード整合が行われる。ここで図４
を参照して説明すると、ワード同期が確立するまで一度
に４ビットずつ並列化機構の出力バスを操作すること
で、ワード整合が確立される。ただし、第一のレジスタ
は第二のレジスタに対して４ビット時間分シフトしてい
ることに留意されたい。４ビット時間とは、任意のデー
タ・ビットを別のデータ・ビットからスキューさせるこ
とができる最大量である（リンク上の３ビット時間＋位
相整合部からの１ビット時間）。
を参照して説明すると、ワード同期が確立するまで一度
に４ビットずつ並列化機構の出力バスを操作すること
で、ワード整合が確立される。ただし、第一のレジスタ
は第二のレジスタに対して４ビット時間分シフトしてい
ることに留意されたい。４ビット時間とは、任意のデー
タ・ビットを別のデータ・ビットからスキューさせるこ
とができる最大量である（リンク上の３ビット時間＋位
相整合部からの１ビット時間）。
【００２１】当業者には分かるように、ディジタル位相
同期ループなどのいくつかの回路は、クロックとデータ
との個別の位相同期を提供するためにセルフタイマ５２
として使用することができる。
同期ループなどのいくつかの回路は、クロックとデータ
との個別の位相同期を提供するためにセルフタイマ５２
として使用することができる。
【００２２】次に図５を参照して説明すると、本発明の
この実施例では、クロック速度がデータ転送速度と同じ
になっている。データ・ウィンドウを定義するデータ・
エッジはそれぞれ互いに独立して検出され、両方のエッ
ジがクロックと整合したときにエッジ間の中間でデータ
がサンプリングされる。クロックの両方のエッジ（立上
りエッジと立下りエッジなど）に対するデータ・ストリ
ームのエッジの相対的位置を特定するために、入力デー
タ・ストリームの増分分離位相を持つエッジの位置がク
ロックの立上りエッジおよび立下りエッジの位置と連続
比較される。
この実施例では、クロック速度がデータ転送速度と同じ
になっている。データ・ウィンドウを定義するデータ・
エッジはそれぞれ互いに独立して検出され、両方のエッ
ジがクロックと整合したときにエッジ間の中間でデータ
がサンプリングされる。クロックの両方のエッジ（立上
りエッジと立下りエッジなど）に対するデータ・ストリ
ームのエッジの相対的位置を特定するために、入力デー
タ・ストリームの増分分離位相を持つエッジの位置がク
ロックの立上りエッジおよび立下りエッジの位置と連続
比較される。
【００２３】本発明のこの具体的な実施例では、増分選
択可能な３つの遅延素子８０、８２、および８４によっ
てデータ位相対が生成される。たとえば、素子８０と８
２はそれぞれ１／１０と１／５ビット時間という増分で
遅延を発生し、素子８４は１／２０ビット時間オーダの
微細増分を行う。この微細遅延素子８４は、早期エッジ
検出、システム・データ検出、および後期エッジ検出を
行うために、３つのグループに分離されている。一方は
立上りエッジ用、もう一方は立下りエッジ用である増分
分離位相の「初期」位相を提供するため、早期保護周波
数帯セレクタ８６がデータ・ストリームの１つの位相を
連続選択する。同様に、やはり一方は立上りエッジ用、
もう一方は立下りエッジ用である増分位相の「後期」位
相を提供するため、後期保護周波数帯セレクタ９０がデ
ータ・ストリームの１つの位相を連続選択する。また、
セレクタ８８は、中間セルのシステム・データ位置用の
増分位相を選択する。
択可能な３つの遅延素子８０、８２、および８４によっ
てデータ位相対が生成される。たとえば、素子８０と８
２はそれぞれ１／１０と１／５ビット時間という増分で
遅延を発生し、素子８４は１／２０ビット時間オーダの
微細増分を行う。この微細遅延素子８４は、早期エッジ
検出、システム・データ検出、および後期エッジ検出を
行うために、３つのグループに分離されている。一方は
立上りエッジ用、もう一方は立下りエッジ用である増分
分離位相の「初期」位相を提供するため、早期保護周波
数帯セレクタ８６がデータ・ストリームの１つの位相を
連続選択する。同様に、やはり一方は立上りエッジ用、
もう一方は立下りエッジ用である増分位相の「後期」位
相を提供するため、後期保護周波数帯セレクタ９０がデ
ータ・ストリームの１つの位相を連続選択する。また、
セレクタ８８は、中間セルのシステム・データ位置用の
増分位相を選択する。
【００２４】選択されたデータ位相は、入力としてマス
タ／スレーブ式ＲＥＳ―ＦＥＳラッチ対９２、９４、お
よび９６に結合される。立上りエッジのデータ・サンプ
ルはＲＥＳラッチにクロックされ、立下りエッジのデー
タ・サンプルはＦＥＳラッチにクロックされる。ＲＥＳ
―ＦＥＳラッチ対９２の出力は早期エッジ・デテクタ９
８に接続されている。同様に、ＲＥＳ―ＦＥＳラッチ対
９６の出力は後期エッジ・デテクタ１００に結合されて
いる。また、ラッチ対９４のＲＥＳラッチは早期エッジ
・デテクタ９８に結合され、ラッチ対９４のＦＥＳラッ
チは後期エッジ・デテクタ１００に結合されている。
タ／スレーブ式ＲＥＳ―ＦＥＳラッチ対９２、９４、お
よび９６に結合される。立上りエッジのデータ・サンプ
ルはＲＥＳラッチにクロックされ、立下りエッジのデー
タ・サンプルはＦＥＳラッチにクロックされる。ＲＥＳ
―ＦＥＳラッチ対９２の出力は早期エッジ・デテクタ９
８に接続されている。同様に、ＲＥＳ―ＦＥＳラッチ対
９６の出力は後期エッジ・デテクタ１００に結合されて
いる。また、ラッチ対９４のＲＥＳラッチは早期エッジ
・デテクタ９８に結合され、ラッチ対９４のＦＥＳラッ
チは後期エッジ・デテクタ１００に結合されている。
【００２５】それぞれのエッジ・デテクタ（９８および
１００）は、参照クロックのエッジ位置に対するデータ
・エッジの相対的位置を示す「進み」、「遅れ」、また
は「無実行」の各出力を出す。各エッジ・デテクタの出
力は、適切なフィルタ１０２（すなわち、ランダム・ウ
ォーク・フィルタ）を介してそれぞれのセレクタ８６お
よびセレクタ９０に返される。それぞれのセレクタは、
ＲＥＳ―ＦＥＳラッチに結合されたデータの位相を指示
された方向にシフトするが、「無実行」が示された場合
は、そのエッジにあるデータの位相はシフトされない。
１００）は、参照クロックのエッジ位置に対するデータ
・エッジの相対的位置を示す「進み」、「遅れ」、また
は「無実行」の各出力を出す。各エッジ・デテクタの出
力は、適切なフィルタ１０２（すなわち、ランダム・ウ
ォーク・フィルタ）を介してそれぞれのセレクタ８６お
よびセレクタ９０に返される。それぞれのセレクタは、
ＲＥＳ―ＦＥＳラッチに結合されたデータの位相を指示
された方向にシフトするが、「無実行」が示された場合
は、そのエッジにあるデータの位相はシフトされない。
【００２６】データ制御論理回路１０４は、データ・エ
ッジが参照クロックと整合したときに２つのデータ・エ
ッジ間の中間にあるデータの位相を選択することで、シ
ステム・データ出力を制御する。データ（データ１およ
びデータ２）の位相は各参照クロックのエッジで出力さ
れる。
ッジが参照クロックと整合したときに２つのデータ・エ
ッジ間の中間にあるデータの位相を選択することで、シ
ステム・データ出力を制御する。データ（データ１およ
びデータ２）の位相は各参照クロックのエッジで出力さ
れる。
【００２７】具体的な実施例の操作時に電源を投入する
と、この論理回路は自動的にビット同期処理を開始す
る。１６マイクロ秒タイマが始動し、バルク遅延はその
最小遅延にリセットされ、分割されたクロックを利用す
る１６ビット・カウンタが始動する。エッジ検出回路
は、受け取った参照クロックによって着信データをサン
プリングする。このエッジ・デテクタは、参照クロック
に対するデータ・エッジの相対的位置を示す「進み」、
「遅れ」、または「無実行」の各信号を出力する。この
信号は、ランダム・ウォーク・フィルタ（ＲＷＦ）によ
ってろ波され、それぞれのＲＥＳおよびＦＥＳ回路のセ
レクタに戻される。セレクタは、エッジ・デテクタによ
って示された通りに、データの位相をＲＥＳおよびＦＥ
Ｓにシフトさせる。それぞれのエッジ・デテクタは互い
に独立して動作する。それぞれのエッジ・デテクタは、
前述の通り、データの着信位相を操作してエッジ・デテ
クタに入れることで、受け取った（参照）クロックに対
するデータの遷移の位置を特定する。システム・データ
の位相は、２つのエッジ・デテクタ間の中間にあるデー
タの位相を選択するデータ制御論理回路によって制御さ
れる。この場合、ビット同期処理と並行して、並列化機
構から出力されたビットの順序が正しい順序に操作され
る（以下のバイト／ワード同期の説明を参照）。１６マ
イクロ秒タイマが作動すると、そのアルゴリズムによっ
て並列化機構エラー・ラッチがリセットされ、１６ビッ
ト・カウンタが再始動する。並列化機構の出力について
は、予想タイミング・パターン（Ｘ０１０、この場合Ｘ
は任意）と照らし合わせて比較が行われる。次の１６マ
イクロ秒の間に任意のサイクルで１つの不一致が検出さ
れると、並列化機構エラー・ラッチがセットされる。１
６ビット・カウンタがもう一度作動すると、アルゴリズ
ムは、ＥＧＢ、ＬＧＢ、データ・セレクタ、並列化機構
エラー・ラッチのアドレスを検査する。１つのビットで
初期ビット同期探索状態を終了するには、並列化機構出
力ラッチがリセット状態を維持していなければならず、
しかもすべてのセレクタがその追跡範囲の中心に正しく
位置していなければならない（中心に位置すると、初期
ビット同期処理後の温度および電源変動の追跡に対応す
るための各種調整が確実に可能になる）。両方の条件が
満足されない場合、アルゴリズムはバルク遅延素子を追
加し、１６ビット・カウンタをリセットし、探索処理が
もう一度開始される。ＳＴＩインタフェース上のすべて
のビット（データ線）が並行してこの処理を受ける。個
々のデータ線が前述の初期ビット同期基準を満足してい
ると判定されると、そのデータ線のゲート制御が解除さ
れるが、他のデータ線の調整は続行される。すべてのビ
ットが調整され、探索基準を満足すると、ビット同期処
理が完了する。１６ビット・カウンタが作動するまで、
論理回路はビット同期モードを終了しない。
と、この論理回路は自動的にビット同期処理を開始す
る。１６マイクロ秒タイマが始動し、バルク遅延はその
最小遅延にリセットされ、分割されたクロックを利用す
る１６ビット・カウンタが始動する。エッジ検出回路
は、受け取った参照クロックによって着信データをサン
プリングする。このエッジ・デテクタは、参照クロック
に対するデータ・エッジの相対的位置を示す「進み」、
「遅れ」、または「無実行」の各信号を出力する。この
信号は、ランダム・ウォーク・フィルタ（ＲＷＦ）によ
ってろ波され、それぞれのＲＥＳおよびＦＥＳ回路のセ
レクタに戻される。セレクタは、エッジ・デテクタによ
って示された通りに、データの位相をＲＥＳおよびＦＥ
Ｓにシフトさせる。それぞれのエッジ・デテクタは互い
に独立して動作する。それぞれのエッジ・デテクタは、
前述の通り、データの着信位相を操作してエッジ・デテ
クタに入れることで、受け取った（参照）クロックに対
するデータの遷移の位置を特定する。システム・データ
の位相は、２つのエッジ・デテクタ間の中間にあるデー
タの位相を選択するデータ制御論理回路によって制御さ
れる。この場合、ビット同期処理と並行して、並列化機
構から出力されたビットの順序が正しい順序に操作され
る（以下のバイト／ワード同期の説明を参照）。１６マ
イクロ秒タイマが作動すると、そのアルゴリズムによっ
て並列化機構エラー・ラッチがリセットされ、１６ビッ
ト・カウンタが再始動する。並列化機構の出力について
は、予想タイミング・パターン（Ｘ０１０、この場合Ｘ
は任意）と照らし合わせて比較が行われる。次の１６マ
イクロ秒の間に任意のサイクルで１つの不一致が検出さ
れると、並列化機構エラー・ラッチがセットされる。１
６ビット・カウンタがもう一度作動すると、アルゴリズ
ムは、ＥＧＢ、ＬＧＢ、データ・セレクタ、並列化機構
エラー・ラッチのアドレスを検査する。１つのビットで
初期ビット同期探索状態を終了するには、並列化機構出
力ラッチがリセット状態を維持していなければならず、
しかもすべてのセレクタがその追跡範囲の中心に正しく
位置していなければならない（中心に位置すると、初期
ビット同期処理後の温度および電源変動の追跡に対応す
るための各種調整が確実に可能になる）。両方の条件が
満足されない場合、アルゴリズムはバルク遅延素子を追
加し、１６ビット・カウンタをリセットし、探索処理が
もう一度開始される。ＳＴＩインタフェース上のすべて
のビット（データ線）が並行してこの処理を受ける。個
々のデータ線が前述の初期ビット同期基準を満足してい
ると判定されると、そのデータ線のゲート制御が解除さ
れるが、他のデータ線の調整は続行される。すべてのビ
ットが調整され、探索基準を満足すると、ビット同期処
理が完了する。１６ビット・カウンタが作動するまで、
論理回路はビット同期モードを終了しない。
【００２８】通常操作時は、確実に最適クロック・サン
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。正しい同期を維持するために温度および
電源変動を補正するには、約１／２ビット時間分の遅延
が必要になる。この追加の遅延は、微細遅延素子部にあ
る。また、許容動作範囲に対する保護周波数帯の相対的
位置を監視するための回路も存在する。保護周波数帯が
その範囲の終わりに達すると、２通りの状況が発生す
る。１）新たなバルク遅延素子が追加され、それに応じ
て微細遅延素子が調整される。ただし、このためにデー
タにサンプリング・エラーが発生する場合があることに
留意されたい。通常操作時にオン・ザ・フライ・バルク
遅延調整が行われないように、このようなオン・ザ・フ
ライ・バルク調整を行う回路を抑止することができる。
もう１つの状況が発生するのは、保護周波数帯の１つが
その範囲の終わりに達し、オン・ザ・フライ・バルク遅
延調整が抑止された場合で、その場合、物理マクロは、
ただちにビット同期が必要であることを論理ＳＴＩマク
ロに信号で通知する。リンクは即時作業を終了し、リン
クを強制的にタイミング・モードに切り替えるはずであ
る。
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。正しい同期を維持するために温度および
電源変動を補正するには、約１／２ビット時間分の遅延
が必要になる。この追加の遅延は、微細遅延素子部にあ
る。また、許容動作範囲に対する保護周波数帯の相対的
位置を監視するための回路も存在する。保護周波数帯が
その範囲の終わりに達すると、２通りの状況が発生す
る。１）新たなバルク遅延素子が追加され、それに応じ
て微細遅延素子が調整される。ただし、このためにデー
タにサンプリング・エラーが発生する場合があることに
留意されたい。通常操作時にオン・ザ・フライ・バルク
遅延調整が行われないように、このようなオン・ザ・フ
ライ・バルク調整を行う回路を抑止することができる。
もう１つの状況が発生するのは、保護周波数帯の１つが
その範囲の終わりに達し、オン・ザ・フライ・バルク遅
延調整が抑止された場合で、その場合、物理マクロは、
ただちにビット同期が必要であることを論理ＳＴＩマク
ロに信号で通知する。リンクは即時作業を終了し、リン
クを強制的にタイミング・モードに切り替えるはずであ
る。
【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３０】（１）複数のディジタル・データ線と１本
のクロック信号線とを介して第一のノードと第二のノー
ドとの間でディジタル・データを伝送する自己タイミン
グ調整型通信インタフェースにおいて、前記第一のノー
ドが、ディジタル・データ・バッファと、通信クロック
信号を生成する手段と、前記通信クロック信号に応じ
て、前記通信クロック信号と同期して前記ディジタル・
データ・バッファからのディジタル・データを前記複数
のディジタル・データ線に結合する手段と、前記通信ク
ロック信号を前記クロック信号線に結合する手段とを含
み、前記第二のノードが、前記複数のディジタル・デー
タ線に結合された前記ディジタル・データ信号を受け取
る手段と、前記通信クロック信号線に結合された前記通
信クロック信号を受け取る手段と、前記ディジタル・デ
ータ信号を受け取る前記手段と前記通信クロック信号を
受け取る前記手段とに結合され、前記通信クロック信号
の位相を、前記複数のディジタル・データ線のそれぞれ
に結合された前記ディジタル・データ信号の位相と比較
する比較手段と、前記比較手段に結合され、前記複数の
データ線のそれぞれに結合された前記ディジタル・デー
タ信号と前記通信クロック信号を位相同期状態にするた
めに、前記複数のディジタル・データ線のそれぞれに結
合された前記ディジタル・データ信号の位相を、独立し
て前記通信クロック信号に対して相対的に調整する手段
とを含む、自己タイミング調整型通信インタフェース。 （２）第一のノードと第二のノードとの間でディジタル
・データを伝送するための方法において、前記第一のノ
ードと前記第二のノードとを１つのディジタル・クロッ
ク信号に同時に接続する複数の伝送線上で前記ディジタ
ル・データを伝送するステップと、前記第一のノードと
前記第二のノードとを接続する１本の伝送線上で前記デ
ィジタル・クロック信号を伝送するステップと、前記デ
ィジタル・データと前記ディジタル・クロック信号とを
受け取るステップと、前記複数の伝送線のそれぞれの前
記ディジタル・データの位相を前記受信ステップで受け
取った前記ディジタル・クロック信号と整合させるステ
ップとを含む方法。 （３）前記比較手段が、前記通信クロック信号のエッジ
を前記ディジタル・データ信号の１つのエッジと整合さ
せる手段を含むことを特徴とする、上記（１）に記載の
自己タイミング調整型通信インタフェース。 （４）前記比較手段が、前記通信クロック信号の両方の
エッジを前記ディジタル・データ信号と整合させる手段
を含むことを特徴とする、上記（１）に記載の自己タイ
ミング調整型通信インタフェース。 （５）前記線上のデータ・ビットが前記クロック信号と
位相整合している場合に、そのデータ・ビットのスキュ
ーを矯正する手段をさらに含むことを特徴とする、上記
（１）に記載の自己タイミング調整型通信インタフェー
ス。 （６）スキューを矯正する前記手段が、最高３ビット位
置までのスキューを矯正することを特徴とする、上記
（５）に記載の自己タイミング調整型通信インタフェー
ス。 （７）前記整合ステップにより、ディジタル・データの
位相をクロック信号の両方のエッジに整合させることを
特徴とする、上記（２）に記載のディジタル・データを
伝送するための方法。 （８）前記線上のデータ・ビットが前記クロック信号と
位相整合している場合に、そのデータ・ビットのスキュ
ーを矯正するステップをさらに含むことを特徴とする、
上記（２）に記載のディジタル・データを伝送するため
の方法。
のクロック信号線とを介して第一のノードと第二のノー
ドとの間でディジタル・データを伝送する自己タイミン
グ調整型通信インタフェースにおいて、前記第一のノー
ドが、ディジタル・データ・バッファと、通信クロック
信号を生成する手段と、前記通信クロック信号に応じ
て、前記通信クロック信号と同期して前記ディジタル・
データ・バッファからのディジタル・データを前記複数
のディジタル・データ線に結合する手段と、前記通信ク
ロック信号を前記クロック信号線に結合する手段とを含
み、前記第二のノードが、前記複数のディジタル・デー
タ線に結合された前記ディジタル・データ信号を受け取
る手段と、前記通信クロック信号線に結合された前記通
信クロック信号を受け取る手段と、前記ディジタル・デ
ータ信号を受け取る前記手段と前記通信クロック信号を
受け取る前記手段とに結合され、前記通信クロック信号
の位相を、前記複数のディジタル・データ線のそれぞれ
に結合された前記ディジタル・データ信号の位相と比較
する比較手段と、前記比較手段に結合され、前記複数の
データ線のそれぞれに結合された前記ディジタル・デー
タ信号と前記通信クロック信号を位相同期状態にするた
めに、前記複数のディジタル・データ線のそれぞれに結
合された前記ディジタル・データ信号の位相を、独立し
て前記通信クロック信号に対して相対的に調整する手段
とを含む、自己タイミング調整型通信インタフェース。 （２）第一のノードと第二のノードとの間でディジタル
・データを伝送するための方法において、前記第一のノ
ードと前記第二のノードとを１つのディジタル・クロッ
ク信号に同時に接続する複数の伝送線上で前記ディジタ
ル・データを伝送するステップと、前記第一のノードと
前記第二のノードとを接続する１本の伝送線上で前記デ
ィジタル・クロック信号を伝送するステップと、前記デ
ィジタル・データと前記ディジタル・クロック信号とを
受け取るステップと、前記複数の伝送線のそれぞれの前
記ディジタル・データの位相を前記受信ステップで受け
取った前記ディジタル・クロック信号と整合させるステ
ップとを含む方法。 （３）前記比較手段が、前記通信クロック信号のエッジ
を前記ディジタル・データ信号の１つのエッジと整合さ
せる手段を含むことを特徴とする、上記（１）に記載の
自己タイミング調整型通信インタフェース。 （４）前記比較手段が、前記通信クロック信号の両方の
エッジを前記ディジタル・データ信号と整合させる手段
を含むことを特徴とする、上記（１）に記載の自己タイ
ミング調整型通信インタフェース。 （５）前記線上のデータ・ビットが前記クロック信号と
位相整合している場合に、そのデータ・ビットのスキュ
ーを矯正する手段をさらに含むことを特徴とする、上記
（１）に記載の自己タイミング調整型通信インタフェー
ス。 （６）スキューを矯正する前記手段が、最高３ビット位
置までのスキューを矯正することを特徴とする、上記
（５）に記載の自己タイミング調整型通信インタフェー
ス。 （７）前記整合ステップにより、ディジタル・データの
位相をクロック信号の両方のエッジに整合させることを
特徴とする、上記（２）に記載のディジタル・データを
伝送するための方法。 （８）前記線上のデータ・ビットが前記クロック信号と
位相整合している場合に、そのデータ・ビットのスキュ
ーを矯正するステップをさらに含むことを特徴とする、
上記（２）に記載のディジタル・データを伝送するため
の方法。
【００３１】
【発明の効果】上述のとおり、本発明によって、クロッ
ク信号が並列かつ導電性のバス上にビット直列データを
クロックし、このクロック信号がバスの別の線上で伝送
される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）が提供されることとなった。
ク信号が並列かつ導電性のバス上にビット直列データを
クロックし、このクロック信号がバスの別の線上で伝送
される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）が提供されることとなった。
【図１】本発明の教示による、コンピュータ・チップ間
のデータ通信への自己タイミング調整型インタフェース
の応用を示す概略ブロック図である。
のデータ通信への自己タイミング調整型インタフェース
の応用を示す概略ブロック図である。
【図２】本発明による自己タイミング調整型インタフェ
ースを実現するための送信側シリアライザの一実施例を
示すブロック図である。
ースを実現するための送信側シリアライザの一実施例を
示すブロック図である。
【図３】本発明によるバイト同期を示すブロック図であ
る。
る。
【図４】バイト同期処理の次のステップを示すブロック
図である。
図である。
【図５】本発明の好ましい実施例による位相整合サンプ
リング論理回路を示す図である。
リング論理回路を示す図である。
１２Ａ 送信ポート １２Ｂ 送信ポート １４Ａ 受信ポート １４Ｂ 受信ポート １６ 自己タイミング調整型インタフェース（ＳＴＩ）
バス １８ ＳＴＩ送信論理マクロ ２２ 同期バッファ ２４ ＳＴＩアウトバウンド物理マクロ ２６ ＳＴＩインバウンド物理マクロ ２８ ＳＴＩ受信論理マクロ ３３ 内部リンク
バス １８ ＳＴＩ送信論理マクロ ２２ 同期バッファ ２４ ＳＴＩアウトバウンド物理マクロ ２６ ＳＴＩインバウンド物理マクロ ２８ ＳＴＩ受信論理マクロ ３３ 内部リンク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・スタンレー・カポウスキ アメリカ合衆国12585 ニューヨーク州ヴ ァーバンク マイルウッド・ロード アー ル・ディー２ ボックス49 (72)発明者 ダニエル・フランシス・キャスパー アメリカ合衆国12603 ニューヨーク州ポ ーキープシー ブレント・プレース 13 (72)発明者 リチャード・キャロル・ジョーダン アメリカ合衆国12449 ニューヨーク州レ ーク・カトリーヌ メイン・ストリート 183 (72)発明者 ウィリアム・コンスタンティーノ・ラヴィ オラ アメリカ合衆国78681 テキサス州ラウン ド・ロック ハニー・ベア・ループ 4074
Claims (8)
- 【請求項１】複数のディジタル・データ線と１本のクロ
ック信号線とを介して第一のノードと第二のノードとの
間でディジタル・データを伝送する自己タイミング調整
型通信インタフェースにおいて、 前記第一のノードが、 ディジタル・データ・バッファと、 通信クロック信号を生成する手段と、 前記通信クロック信号に応じて、前記通信クロック信号
と同期して前記ディジタル・データ・バッファからのデ
ィジタル・データを前記複数のディジタル・データ線に
結合する手段と、 前記通信クロック信号を前記クロック信号線に結合する
手段とを含み、 前記第二のノードが、 前記複数のディジタル・データ線に結合された前記ディ
ジタル・データ信号を受け取る手段と、 前記通信クロック信号線に結合された前記通信クロック
信号を受け取る手段と、 前記ディジタル・データ信号を受け取る前記手段と前記
通信クロック信号を受け取る前記手段とに結合され、前
記通信クロック信号の位相を、前記複数のディジタル・
データ線のそれぞれに結合された前記ディジタル・デー
タ信号の位相と比較する比較手段と、 前記比較手段に結合され、前記複数のデータ線のそれぞ
れに結合された前記ディジタル・データ信号と前記通信
クロック信号を位相同期状態にするために、前記複数の
ディジタル・データ線のそれぞれに結合された前記ディ
ジタル・データ信号の位相を、独立して前記通信クロッ
ク信号に対して相対的に調整する手段とを含む、自己タ
イミング調整型通信インタフェース。 - 【請求項２】第一のノードと第二のノードとの間でディ
ジタル・データを伝送するための方法において、 前記第一のノードと前記第二のノードとを１つのディジ
タル・クロック信号に同時に接続する複数の伝送線上で
前記ディジタル・データを伝送するステップと、 前記第一のノードと前記第二のノードとを接続する１本
の伝送線上で前記ディジタル・クロック信号を伝送する
ステップと、 前記ディジタル・データと前記ディジタル・クロック信
号とを受け取るステップと、 前記複数の伝送線のそれぞれの前記ディジタル・データ
の位相を前記受信ステップで受け取った前記ディジタル
・クロック信号と整合させるステップとを含む方法。 - 【請求項３】前記比較手段が、前記通信クロック信号の
エッジを前記ディジタル・データ信号の１つのエッジと
整合させる手段を含むことを特徴とする、請求項１に記
載の自己タイミング調整型通信インタフェース。 - 【請求項４】前記比較手段が、前記通信クロック信号の
両方のエッジを前記ディジタル・データ信号と整合させ
る手段を含むことを特徴とする、請求項１に記載の自己
タイミング調整型通信インタフェース。 - 【請求項５】前記線上のデータ・ビットが前記クロック
信号と位相整合している場合に、そのデータ・ビットの
スキューを矯正する手段をさらに含むことを特徴とす
る、請求項１に記載の自己タイミング調整型通信インタ
フェース。 - 【請求項６】スキューを矯正する前記手段が、最高３ビ
ット位置までのスキューを矯正することを特徴とする、
請求項５に記載の自己タイミング調整型通信インタフェ
ース。 - 【請求項７】前記整合ステップにより、ディジタル・デ
ータの位相をクロック信号の両方のエッジに整合させる
ことを特徴とする、請求項２に記載のディジタル・デー
タを伝送するための方法。 - 【請求項８】前記線上のデータ・ビットが前記クロック
信号と位相整合している場合に、そのデータ・ビットの
スキューを矯正するステップをさらに含むことを特徴と
する、請求項２に記載のディジタル・データを伝送する
ための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/261,515 US5832047A (en) | 1994-06-17 | 1994-06-17 | Self timed interface |
| US261515 | 1994-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844667A true JPH0844667A (ja) | 1996-02-16 |
Family
ID=22993655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9901195A Pending JPH0844667A (ja) | 1994-06-17 | 1995-04-24 | 自己タイミング調整型インタフェース |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5832047A (ja) |
| EP (1) | EP0687982B1 (ja) |
| JP (1) | JPH0844667A (ja) |
| KR (1) | KR100207880B1 (ja) |
| CA (1) | CA2150744C (ja) |
| DE (1) | DE69522267T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7460630B2 (en) | 2004-08-02 | 2008-12-02 | Fujitsu Limited | Device and method for synchronous data transmission using reference signal |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490131B2 (ja) | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
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