KR960003177A - 셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법 - Google Patents

셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법 Download PDF

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Abstract

클럭신호가 비트 직렬 데이타를 병렬 도전성 버스상에 클럭시키고, 그 클럭신호는 버스의 분리된 라인상에 전송되는 셀프-타임 인터페이스(a self-timed interface ; STI)가 개시되어 있다. 각 버스 라인상에서 수신된 데이타는 클럭신호와 개별적으로 위상 정렬된다. 수신된 클럭신호는 각 라인에 대해 개별적으로 데이타 비트셀(a data bit cell)의 경계 에지(boundary edges)를 정의하는 데 사용되고, 각 버스 라인상의 데이타는 예를 들어 데이타 전이 위치가 셀의 중심에 위치하도륵 각각 위상 조정된다.

Description

셀프-타임 통신 인터페이스와 디지탈 데이타 전송 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라 셀프-타임 인터페이스률 컴퓨터 칩들 간의 데이타 통신에 적용하는 것을 예시한 개략적인 블럭도,
제2도는 본 밭명에 따라 셀프-타임 인터페이스률 구현하는 직렬전송 변환기의 하나의 실시예률 예시한 블럭도,
제3도는 본 발명에 따른 바이트 동기화를 예시한 볼럭도,
제5도는 본 발명의 바람직한 실시예에 따른 위상 정렬 및 샘플링로직을 예시한 도면.

Claims (8)

  1. 제1노드(node)와 제2노드 사이에서 디지탈 데이타(digital data)률 다수의 디지탈 데이타 라인(a plurality of digital data lines)과 클럭신호 라인 (a clock signal line)상으로 전송하는 셀프-타임 통신 인터페이스(a self-timed communications interface)에 있어서, 상기 제1노드는, 디지탈 데이타 버퍼 (a digital data buffer)와: 통신클럭신호 (a communications clock signal)를 발생하는 수단과: 상기 통신클럭신호에 응답하여, 상기 디지탈 데이타 버퍼로부터의 디지탈 데이타를 상기 통신클럭신호에 동기적으로 상기 다수의 디지탈 데이타 라인에 접속하는 수단과; 상기 통신클럭신호률 상기 클럭신호 라인에 접속하는 수단을 포함하며; 상기 제2노드느, 상기 다수의 디지탈 데이타 라인과 접속된 상기 디지탈 데이타 신호를 수신하는 수단과; 상기 통신클럭신호 라인과 접속된 상기 통신클럭신호를 수신하는 수단과: 상기 디지탈 데이타 신호률 수신하는 수단과 접속되고, 상기 통신클럭신호를 수신하는 수단과 접속되는 비교 수단으로서, 상기 통신 클럭신호의 위상을 상기 다수의 디지탈 데이타 라인 각각에 접속된 상기 디지탈 데이타 신호의 위상과 비교하는 상기 비교수단과; 상기 다수의 데이타 라인 각각에 접속된 상기 디지탈 데이타 신호와 상기 통신클럭신호를 위상 동기화하기 위해, 상기 비교수단과 접속되어 상기 다수의 디지탈 데이타 라인 각각에 접속된 상기 디지탈 데이타 신호의 위상을 상기 통신클럭신호에 관련하여 독립적으로 조정하는 수단을 포함하는 셀프-타임 통신 인터페이스.
  2. 제1노드와 제2노드 사이에서 디지탈 데이타를 전송하는 방법에 있어서, 상기 제1노드 및 상기 제2노드를 접속하는 다수의 전송라인상에서 상기 디지탈 데이타률 디지탈 클럭신호에 동기하여 전송하는 단계와: 상기 제1노드 및 상기 제2노드를 접속하는 하나의 전송라인상에서 상기 디지탈 클럭신호를 전송하는 단계와: 상기 디지탈 데이타와 상기 디지탈 클럭신호를 수신하는 단계와: 상기 다수의 전송라인 각각의 상기 디지탈 데이타를 상기 수신 단계에서 수신된 상기 디지탈 클럭신호와 위상 정렬(phase align)시기는 큰 단계를 포함하는 디지탈 데이타 전송 방법.
  3. 제1항에 있어서, 상기 비교수단은, 상기 통신클럭신호의 에지 (an edge)출 상기 디지탈 데이타신호의 에지와 정렬시키는 수단율 포함하는 셀프-타임 통신 인터페이스.
  4. 제1항에 있어서, 상기 비교수단은, 상기 통신클럭신호의 양쪽 에지를 상기 디지탈 데이타신호와 정렬시키는 수단을 포함하는 셀프-타임 통신 인터페이스.
  5. 제1항에 있어서, 데이타 비트(data bits)가 상기 클럭신호와 위상 정렬된 상기 라인상에서 상기 데이타 비트의 스큐(skew)률 교정(correct)하는 수단을 더 포함하는 셀프-타임 롱신 인터페이스.
  6. 제5항에 있어서, 상기 스큐를 교정하는 수단은 3비트 위치 (three bit positions)까지 스큐를 교정하는 셀프-타임 통신 인터페이스.
  7. 제2항에 있어서, 상기 정렬 단계는, 상기 디지탈 데이타의 위상을 상기 클럭신호의 양쪽 에지와 정렬시키는 디지탈 데이타 전송 방법.
  8. 제2항에 있어서, 데이타 비트가 상기 클럭신호와 위상 정렬된 상기 라인상에서 상기 데이타 비트의 스큐를 교정시키는 단계를 더 포함하는 더지탈 데이타 전송 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101592975B1 (ko) 2015-08-19 2016-02-12 위캔메디케어 주식회사 외과수술용 견인장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3490131B2 (ja) * 1994-01-21 2004-01-26 株式会社ルネサステクノロジ データ転送制御方法、データプロセッサ及びデータ処理システム
US5832047A (en) * 1994-06-17 1998-11-03 International Business Machines Corporation Self timed interface
US6202108B1 (en) * 1997-03-13 2001-03-13 Bull S.A. Process and system for initializing a serial link between two integrated circuits comprising a parallel-serial port using two clocks with different frequencies
US6480548B1 (en) * 1997-11-17 2002-11-12 Silicon Graphics, Inc. Spacial derivative bus encoder and decoder
US6262998B1 (en) * 1997-12-24 2001-07-17 Nortel Networks Limited Parallel data bus integrated clocking and control
NO307858B1 (no) * 1998-05-25 2000-06-05 Ericsson Telefon Ab L M FremgangsmÕte relatert til klokkeforsinkelseskompensasjon
US6430242B1 (en) * 1998-06-15 2002-08-06 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6222380B1 (en) * 1998-06-15 2001-04-24 International Business Machines Corporation High speed parallel/serial link for data communication
US6397350B1 (en) * 1999-02-19 2002-05-28 International Business Machines Corporation Method of providing direct data processing access using a queued direct input-output device
WO2000056024A2 (en) * 1999-03-17 2000-09-21 Broadcom Corporation Network switch
US7643481B2 (en) * 1999-03-17 2010-01-05 Broadcom Corporation Network switch having a programmable counter
US6611217B2 (en) * 1999-06-11 2003-08-26 International Business Machines Corporation Initialization system for recovering bits and group of bits from a communications channel
US6859454B1 (en) * 1999-06-30 2005-02-22 Broadcom Corporation Network switch with high-speed serializing/deserializing hazard-free double data rate switching
US6462852B1 (en) 1999-10-28 2002-10-08 International Business Machines Corporation Selectable low-voltage differential signal/current mode logic (LVDS/CML) receiver with the option of AC or DC coupling
US7031420B1 (en) * 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
US7095817B2 (en) * 2001-05-03 2006-08-22 Coreoptics, Inc. Method and apparatus for compensating for timing variances in digital data transmission channels
US6839861B2 (en) * 2001-07-30 2005-01-04 International Business Machines Corporation Method and system for selecting data sampling phase for self timed interface logic
US20030061527A1 (en) * 2001-09-26 2003-03-27 Intel Corporation Method and apparatus for realigning bits on a parallel bus
US6931492B2 (en) * 2001-11-02 2005-08-16 International Business Machines Corporation Method for using a portion of the system cache as a trace array
US7242737B2 (en) * 2003-07-09 2007-07-10 International Business Machines Corporation System and method for data phase realignment
US7292670B2 (en) * 2003-08-06 2007-11-06 Gennum Corporation System and method for automatically correcting duty cycle distortion
US7165195B2 (en) * 2003-08-15 2007-01-16 Intel Corporation Method, system, and apparatus for bit error capture and analysis for serial interfaces
US7440468B2 (en) * 2003-12-11 2008-10-21 International Business Machines Corporation Queue management of a global link control byte in an input/output subsystem
US7440532B1 (en) 2004-04-21 2008-10-21 Altera Corporation Bit slip circuitry for serial data signals
US6984991B2 (en) * 2004-05-11 2006-01-10 International Business Machines Corporation Initialization of a bidirectional, self-timed parallel interface with automatic testing of AC differential wire pairs
JP4456432B2 (ja) * 2004-08-02 2010-04-28 富士通株式会社 基準信号を用いて同期伝送を行う装置および方法
US7103690B2 (en) * 2004-10-05 2006-09-05 International Business Machines Corporation Communication between logical macros
US7684534B2 (en) * 2005-07-11 2010-03-23 International Business Machines Corporation Method and apparatus for handling of clock information in serial link ports
US8300752B2 (en) * 2008-08-15 2012-10-30 International Business Machines Corporation Method, circuit, and design structure for capturing data across a pseudo-synchronous interface
US8189723B2 (en) * 2008-08-15 2012-05-29 International Business Machines Corporation Method, circuit, and design structure for capturing data across a pseudo-synchronous interface
US9170869B2 (en) * 2012-11-07 2015-10-27 Oracle International Corporation Switchable per-lane bit error count

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4050097A (en) * 1976-09-27 1977-09-20 Honeywell Information Systems, Inc. Synchronization technique for data transfers over an asynchronous common bus network coupling data processing apparatus
DE2936938A1 (de) * 1979-09-12 1981-04-02 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zum ausgleich der phasenunterschiede zwischen dem streckentakt auf einer mit einer pcm-vermittlungsstelle verbindenden pcm-zeitmultiplexleitung und dem amtstakt dieser vermittlungsstelle
US4694472A (en) * 1982-04-26 1987-09-15 American Telephone And Telegraph Company Clock adjustment method and apparatus for synchronous data communications
US4873703A (en) * 1985-09-27 1989-10-10 Hewlett-Packard Company Synchronizing system
US4771440A (en) * 1986-12-03 1988-09-13 Cray Research, Inc. Data modulation interface
US4873701A (en) * 1987-09-16 1989-10-10 Penril Corporation Modem and method for 8 dimensional trellis code modulation
US5022057A (en) * 1988-03-11 1991-06-04 Hitachi, Ltd. Bit synchronization circuit
US4977582A (en) * 1988-03-31 1990-12-11 At&T Bell Laboratories Synchronization of non-continuous digital bit streams
US4914429A (en) * 1988-12-09 1990-04-03 Transwitch Corp. Switch components and multiple data rate non-blocking switch network utilizing the same
JPH02192337A (ja) * 1989-01-20 1990-07-30 Fujitsu Ltd 位相調整回路
US4916717A (en) * 1989-01-23 1990-04-10 Racal Data Communications Inc. Clock resynchronization mechanism
JPH03154239A (ja) * 1989-11-10 1991-07-02 Pioneer Electron Corp 光ディスクカッティング装置
CA2056046C (en) * 1990-11-27 1996-02-27 Keisuke Okuzono Interface circuit between a plurality of transmission line and a high bit rate data terminal equipment
JPH0773286B2 (ja) * 1991-05-27 1995-08-02 メガソフト株式会社 データ伝送方法
US5313501A (en) * 1992-06-15 1994-05-17 Digital Equipment Corporation Method and apparatus for deskewing digital data
US5392422A (en) * 1992-06-26 1995-02-21 Sun Microsystems, Inc. Source synchronized metastable free bus
CA2120697C (en) * 1994-04-06 1999-08-10 Vernon Robert Little Pair division multiplexer for digital communications
US5832047A (en) * 1994-06-17 1998-11-03 International Business Machines Corporation Self timed interface

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101592975B1 (ko) 2015-08-19 2016-02-12 위캔메디케어 주식회사 외과수술용 견인장치

Also Published As

Publication number Publication date
CA2150744A1 (en) 1995-12-18
JPH0844667A (ja) 1996-02-16
DE69522267T2 (de) 2002-06-13
EP0687982B1 (en) 2001-08-22
EP0687982A1 (en) 1995-12-20
DE69522267D1 (de) 2001-09-27
US5568526A (en) 1996-10-22
KR100207880B1 (ko) 1999-07-15
CA2150744C (en) 2000-08-08
US5832047A (en) 1998-11-03

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