JPH088890A

JPH088890A - 拡張入出力素子

Info

Publication number: JPH088890A
Application number: JP7115415A
Authority: JP
Inventors: Robert S Capowski; ロバート・スタンレー・カポフスキ; Daniel F Casper; ダニエル・フランシス・キャスパー; Frederick J Cox; フレデリック・ジョン・コックス; Frank D Ferraiolo; フランク・デーヴィッド・フェラヨーロ; Marten J Halma; マーテン・ジャン・ハルマ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-06-17
Filing date: 1995-05-15
Publication date: 1996-01-12
Also published as: EP0687980A2; US5513377A

Abstract

(57)【要約】【目的】クロック信号が並列かつ導電性のバス上にビ
ット直列データをクロックし、このクロック信号がバス
の別の線上で伝送される、自己タイミング調整型インタ
フェース（ＳＴＩ）を有する拡張入出力素子を提供す
る。【構成】バスのそれぞれの線上で受け取ったデータ
は、個別にクロック信号との位相整合が取られ、２本の
チャネルに経済的に対応でき、数百本のチャネルに対応
するためにモジュール方式でスケーリング可能な、費用
有効なモジュラ広帯域入出力素子を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列データ・バスを介
して高速でディジタル・データを伝送するための改良さ
れた方法および装置に関し、より具体的には数本のチャ
ネルに経済的に対応でき、しかも数百本のチャネルに対
応するためにモジュール方式でスケーリング可能な、費
用効果の高いモジュール式高帯域型入出力素子を提供す
る方法および装置に関する。

【０００２】

【従来の技術】ノイズや負荷などの要素は、高データ転
送速度で動作する並列バスの有効長を制限する。先行技
術では、システム設計時にこのバスの長さを考慮に入れ
る必要があり、バス長は正確に指定通りでなければなら
ない。物理的通信リンク（チップ、ケーブル、カード配
線、コネクタなど）に関連する製造公差、温度、電源電
圧の変動も、並列導線で構成された先行技術のバスのデ
ータ転送速度を制限している。さらに、多くの先行技術
のコンピュータ・システムでは、プロセッサのクロック
と同期してデータを転送するため、プロセッサ・クロッ
ク速度を変更すると、データ転送バスの再設計が必要に
なる場合もある。

【０００３】汎用コンピュータ・システムは、中央演算
処理素子（複数も可）、ローカル・メモリ（記憶）素
子、および入出力素子で構成されている。このうち、処
理素子と記憶素子は、チップ当たりの処理能力／記憶容
量のさらなる向上を可能にする回路密度のたゆまぬ進歩
によって、直接、恩恵を受けてきた。

【０００４】しかし、他の物理的制約を受ける入出力素
子は、処理／記憶素子のパフォーマンス上の成果に追随
できなかった。このため、多くのアプリケーションで
は、入出力素子がコンピュータ・システム全体のパフォ
ーマンスを制限する可能性がある。数多くの入出力操作
を必要とするクライアント／サーバなどの新たなシステ
ム・アプリケーションや、より高性能の入出力素子を必
要とするマルチメディアによって、この問題がさらに悪
化している。その結果、多くのアプリケーションでは、
中央処理装置素子（回路技術による密度の向上の恩恵を
受けている）の小型化高速化が進むほど、（移動または
処理あるいはその両方の対象となる）データに対する需
要の増加に対応するために必要な入出力能力も増大す
る。このような傾向は今後も継続するものと思われる。
ますます高速化する処理装置／記憶素子と、これらに接
続され、より低速で速度の変化が比較的少ない入出力制
御素子との間のバス速度の変換器としての役割が、コン
ピュータ・システムの入出力素子の主な役割だとする
と、必要な接続性がさらに高まることで、今後も入出力
素子の効率およびパフォーマンスの改善に対する要求が
続くことだろう。

【０００５】入出力素子は、特に最も高性能のシステム
では、より多くかつより低速のバス／リンク（ネットワ
ーク内でホストから離れれば離れるほど、数が増え、速
度が低下する）からなるネットワークとのやりとりを行
う大型マルチプレクサの形態をとる場合が多い。

【０００６】現在一般的な大型コンピュータ・システム
の入出力素子は、階層構造のバス・ネットワーク（最高
レベルの内部バス（最高速）とより多くかつより低速の
入出力制御装置との間）内の中間段階／レベルとして１
００通りを上回るチャネル機能を必要とする場合があ
る。このようなチャネル機能は、コンピュータ・システ
ムの一部としてパッケージ化され、距離（ｋｍ）を隔て
て入出力制御装置と通信するための各種インタフェース
を提供する。

【０００７】多数のチャネル機能が必要であること、チ
ャネル・トランシーバの設計、距離をカバーするのに必
要なパワー、外部ケーブル接続に必要な各種コネクタな
ど、いずれも入出力素子の小型化を阻むものである。

【０００８】先行技術のシステムでは、必要なホスト信
号ピン（新種／高価なパッケージ技術によってのみ入手
可能）の数が過剰にならないようにするため、入出力素
子の設計において種々の努力が行われている。そのた
め、ネットワークの各種チャネルとそれより高いレベル
（内部バス）との間には、最小幅のデータ経路／バス接
続が使用されている。それでも依然として、信号ピン、
内部ケーブル、およびコネクタの数は多く、回路基板も
かなり複雑である。

【０００９】同等のデータ伝送性能を得る場合、幅が広
いバスより幅が狭いバスの方がサイクル速度が速くなる
が、これによって、最大バス（ケーブル）長が制約を受
ける。このようにケーブル距離／正味長とサイクル時間
との間で行われるトレードオフは、従来のほとんどのバ
ス／リンク技術では一般的なもので、パッケージ化にと
って重大な制約になっている。コストおよび拡張性の点
で最適なパッケージ化を行う場合、処理装置の記憶／制
御素子からのケーブル距離の制限（たとえば、３メート
ル）の範囲内にすべてのチャネルが入っていなければな
らないという要件のために、妥協が図られる。この問題
は、システム・パッケージに１００本以上のチャネルを
収容しなければならないより高性能のシステムでは特に
厄介である。

【００１０】また、同期バッファおよび論理回路を追加
することでホストの回路数を増大させないために、先行
技術のシステムでは、数多くのチャネル／バスをホスト
のシステム・クロックと同期させて操作している。チャ
ネル／バスの動作サイクル時間の範囲はホストより低速
であり、このため、ホスト・クロック・サイクルの倍数
であるクロックを提供するためにクロック・マルチプレ
クサ論理回路が使用されている。これにより、（ホスト
・サイクル時間が変化すると、異なるマルチプレクサが
必要になる場合があるので）チャネル／バスの動作範囲
内に維持するために設計の複雑さが増してしまう。

【００１１】

【発明が解決しようとする課題】本発明の目的は、バス
長を厳密に制御せず、システム・クロックの制約がな
く、高データ転送速度で動作できる費用効果の高いバス
・データ転送システム、すなわち、バス内の減衰損のみ
によって最大バス長が制限されるシステムを提供するこ
とにある。

【００１２】本発明の他の目的は、具体的な帯域幅要件
およびＶＬＳＩ技術などの具体的な実現技術に応じて調
整するためにインタフェースの幅と速度を容易に修正で
きる、汎用低コスト高性能２地点間データ通信リンクを
提供することにある。

【００１３】本発明の他の目的は、データ転送速度に等
しいクロック速度で動作する、バス・データ転送システ
ムを提供することにある。

【００１４】本発明の他の目的は、物理リンク（チッ
プ、ケーブル、カード配線、コネクタなど）に関連する
多くの製造公差ならびに温度変化および電源出力の変動
を補正して、ローカル受信クロックによって最適条件で
サンプリングできるように、受信側で着信データの位相
または到着時間を調整するシステムを提供することにあ
る。

【００１５】本発明の他の目的は、システム・コスト、
柔軟性、および拡張性にとってかなり有利な（ｎ）個の
副次要素への入出力素子の分散化を容易にするための拡
張入出力素子を提供することにある。

【００１６】本発明の他の目的は、高価なホスト固有の
ハードウェアおよびソフトウェアに影響せずに、様々な
チャネル・アダプタからなるカストマイズ・アレイを入
出力素子内に実現できるようにすることにある。

【００１７】本発明の他の目的は、各入出力副次要素が
ホスト・クロックと同期せずに動作できるようにし、そ
れにより、前述の可変クロック・マルチプレクサ論理回
路に付随するクロック制御の複雑さを回避することにあ
る。このため、入出力副次要素を広範囲のホスト／ホス
ト・サイクル時間で使用できるようになる。

【００１８】

【課題を解決するための手段】要約すると、本発明は、
クロック信号が並列な導電性バス上にビット直列データ
をクロックし、このクロック信号がバスの別の線上で伝
送される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を提供することを企図するものである。バスのそれ
ぞれの線上で受け取ったデータは、個別にクロック信号
との位相整合が取られる。受け取ったクロック信号は、
データ・ビット・セルの境界エッジを定義するために使
用される。これは各線ごとに個別に定義され、各線上の
データは、たとえば、データ遷移位置が定義済みセルの
中心になるように、個別に位相調整される。このデータ
は、復号が行われるバッファに読み込まれ、受信側のシ
ステム・クロックと同期して読み出される。本発明の本
出願で企図するデータ転送速度では、伝播遅延がかなり
大きくなる。しかし、制限の範囲内であれば、バス長は
重要ではなく、送信側および受信側のシステム・クロッ
クとは無関係である。この位相調整は、バスの幅の範囲
内で最高１ビット・セルまでのスキューを補正すること
ができる。

【００１９】本発明に記載されている一実施例では、伝
送対象のデータが送信側のシステム・クロックと同期し
てバッファに転送される。このシステム・クロックは、
受信側のシステム・クロックと等しい場合もあれば、等
しくない場合もある。制御装置は、初期位相調整に加
え、最高３ビット・セルまでのスキューに対応する固有
のデータ・パターンを提供するように特別にコード化さ
れたヘッダとともに、このデータをバイト並列ビット直
列伝送用にパケット化する。

【００２０】上記およびその他の目的、態様、および利
点は、添付図面に関連して以下に詳述する本発明の好ま
しい実施例の説明により、さらに理解が深まるだろう。

【００２１】

【実施例】ここで添付図面中の図１を参照して説明する
と、同図は、本発明の教示による自己タイミング調整型
インタフェースを使用できる一実施例を示している。自
己タイミング型インタフェースのこの実施例は、２つの
マイクロプロセッサ・チップ（ここではチップＡおよび
チップＢとして示す）間でデータ通信を行うものであ
る。しかし、当業者には明らかなように、本発明の自己
タイミング調整型インタフェースは、広範囲の構成要素
またはノード間でデータ転送を行う場合にも適用可能で
ある。

【００２２】チップＡは１２Ａという送信ポートを有
し、チップＢは１２Ｂという送信ポートを有する。同様
に、チップＡおよびＢは、１４Ａおよび１４Ｂという受
信ポートをそれぞれ有する。これらのポートは、各伝送
方向ごとに１本ずつ、合計２本の自己タイミング調整型
インタフェース・バス１６で接続されている。本発明の
この実施例では、それぞれのバス１６は幅が１バイト
で、９本の導線で構成されている。そのうち、８本はデ
ータ用、１本はクロック信号用である。

【００２３】各送信ポート（１２Ａおよび１２Ｂ）は、
ホスト論理回路と自己タイミング調整型インタフェース
・リンク１６との間で論理インタフェースを提供する送
信論理マクロ１８を含んでいる。また、ホスト・クロッ
クと自己タイミング調整型インタフェース・クロックと
の間のインタフェースは、同期バッファ２２によって提
供される。このため、自己タイミング調整型インタフェ
ース・リンクは、ホストから独立し、ホスト・クロック
とは無関係な所定のサイクル時間で動作することができ
る。アウトバウンド物理マクロ２４は、ワード幅のデー
タ・フローを、自己タイミング調整型インタフェース・
リンク１６上のクロックとともに伝送されるバイト幅の
データ・フローに直列化する。

【００２４】各受信ポート（すなわち、１４Ａおよび１
４Ｂ）は、最初に各データ・ビットを自己タイミング調
整型インタフェースのクロック信号に動的に整合させる
インバウンド物理マクロ２６を含んでいる。このマクロ
は、すべてのビットを最高３ビット・セルまでのスキュ
ーに整合させ、バイトをワード単位に非直列化する。受
信論理マクロ２８は、自己タイミング調整型インタフェ
ース受信論理回路とホスト論理回路とのインタフェース
を提供し、リンク肯定応答信号とリンク拒否信号を生成
する。これらの信号は、内部リンク３３によって結合さ
れ、アウトバウンド自己タイミング調整型インタフェー
ス・リンク１６を介して送信ポートに送り返される。電
気経路遅延の変動を補正するため、着信データの位相が
調整すなわち自己タイミング調整される。各ビット
（線）は、伝送された参照クロックに個別に位相整合さ
れ、さらに実施例内では２本のデータ線間の最高３ビッ
ト・セルまでのスキューを補正するために整合される。
この自己タイミング操作は３つの部分からなる。第一の
部分はビット同期の確保で、第二の部分はバイト／ワー
ド整合で、第三の部分は同期の維持である。

【００２５】ビット同期を確保する場合、リンクは、ま
ったくタイミング調整されていない状態から同期操作へ
と移行する。ＳＴＩインタフェースまたは論理回路上の
それ以前の状態は、完全論理リセットによって無視され
る。このビット同期処理は、２００マイクロ秒オーダ程
度の高速で確立することができる。データ有効ウィンド
ウまたはビット間隔の位置が特定されるまで、着信デー
タの位相が線ごとに操作される。この操作は、ローカル
・クロックと相対的な着信データ上の平均エッジ位置を
特定する位相検出器を使用して達成される。２つの位相
検出器を使用すると、一方の検出器でデータ上の２つの
連続エッジの位置を特定することができ、この２つの連
続エッジによってビット間隔またはデータ有効ウィンド
ウが定義される。ローカル・クロックによってサンプリ
ングされるデータは、データの２つのエッジの中間に位
置するデータの位相である。

【００２６】並列化機構の出力に対するバイト位置を正
しく調整するために全ビット時間の間、直列データ・ス
トリームを操作することで、バイト整合が行われる。次
に、ＳＴＩインタフェース上で正しいワード同期を確保
するために一度にビット間隔４つずつの割合で並列化機
構のデータを操作することで、ワード整合が行われる。
タイミング・シーケンスにより、正しいビット、バイ
ト、およびワード同期が可能になる。

【００２７】同期の維持は、温度および電源の変動に応
じてリンク操作の一部として行われる。

【００２８】次に図２を参照して説明すると、同図は、
本発明を実施する際に使用されるビット直列バイト並列
インタフェース用の送信シリアライザの一実施例を示し
ている。ここでは、４バイト幅のデータ・レジスタ２３
が並列入力２５（ここにはバイト０、１、２、および３
の入力が図示されている）を受け取り、それを１バイト
幅の自己タイミング調整型インタフェースに多重化す
る。線２７上の自己タイミング調整型インタフェース・
クロックの２で除算論理回路によって、データがレジス
タ２３からクロック出力される。バイト０、１、２、お
よび３からのビット０は、ここに図示する自己タイミン
グ調整型インタフェースのリンク０上で直列化され、伝
送される。バイト０、１、２、および３のビット１は、
リンク１（図示せず）上で伝送され、以下同様の伝送が
行われる。

【００２９】通信媒体が必要とする帯域幅を最小にする
ため、ＳＴＩクロックは送信時のデータ転送速度（ボー
・レート）の周波数の半分になっている。すなわち、１
５０Ｍビット／秒のデータ転送速度に対して、７５ＭＨ
ｚのクロックが使用される。クロックはＳＴＩ発振源か
ら生成されるが、これはＳＴＩリンクからシステムまた
はホスト・クロックを切り離すために行われる。データ
はクロックの両方のエッジによって伝送される。

【００３０】次に図３を参照して説明する。ビット同期
処理を想定すると、出力がマルチプレクサ３５に結合さ
れているシフト・レジスタ３３に位相整合データ（ここ
では２ビット幅）を結合することで、バイト同期が開始
される。マルチプレクサへの制御入力は、全ビット時間
分、他のデータ線から特定のデータ線をスキュー解除す
るために使用される。特定のデータ線用の並列化機構デ
ータ出力は、受け取ったデータの順序が正しいことを判
定するために、予想タイミング・パターン（Ｘ０１０、
この場合Ｘは任意）の有無が監視される。いずれかの時
点でビット３に０が検出されると、マルチプレクサが増
分し、その結果、１ビット時間分、バイト境界が移動す
る。正しいバイト境界が特定されるまで、この処理が繰
り返される。前の時間に誤って正しい位置を通過してし
まった場合は、マルチプレクサ制御がバイナリ３からバ
イナリ０に折り返す。この機能により、１ビット時間分
を上回るスキューを示すデータ線の同期を取ることがで
きる。

【００３１】次に図４を参照して説明すると、本発明の
この実施例では、クロック速度がデータ転送速度と同じ
になっている。データ・ウィンドウを定義するデータ・
エッジはそれぞれ互いに独立して検出され、両方のエッ
ジがクロックと整合したときにエッジ間の中間でデータ
がサンプリングされる。クロックの両方のエッジ（立上
りエッジと立下りエッジなど）に対するデータ・ストリ
ームのエッジの相対的位置を特定するために、入力デー
タ・ストリームの増分分離位相を持つエッジの位置がク
ロックの立上りエッジおよび立下りエッジの位置と連続
比較される。

【００３２】本発明のこの具体的な実施例では、増分選
択可能な３つの遅延素子８０、８２、および８４によっ
てデータ位相対が生成される。たとえば、素子８０と８
２はそれぞれ１／１０と１／５ビット時間という増分で
遅延を発生し、素子８４は１／２０ビット時間オーダの
微細増分を行う。この微細遅延素子８４は、早期エッジ
検出、システム・データ検出、および後期エッジ検出を
行うために、３つのグループに分離されている。一方は
立上りエッジ用、もう一方は立下りエッジ用である増分
分離位相の「初期」位相を提供するため、早期保護周波
数帯セレクタ８６がデータ・ストリームの１つの位相を
連続選択する。同様に、やはり一方は立上りエッジ用、
もう一方は立下りエッジ用である増分位相の「後期」位
相を提供するため、後期保護周波数帯セレクタ９０がデ
ータ・ストリームの１つの位相を連続選択する。また、
セレクタ８８は、中間セルのシステム・データ位置用の
増分位相を選択する。

【００３３】選択されたデータ位相は、入力としてマス
タ／スレーブ式ＲＥＳ―ＦＥＳラッチ対９２、９４、お
よび９６に結合される。立上りエッジのデータ・サンプ
ルはＲＥＳラッチにクロックされ、立下りエッジのデー
タ・サンプルはＦＥＳラッチにクロックされる。ＲＥＳ
―ＦＥＳラッチ対９２の出力は早期エッジ・デテクタ９
８に接続されている。同様に、ＲＥＳ―ＦＥＳラッチ対
９６の出力は後期エッジ・デテクタ１００に結合されて
いる。また、ラッチ対９４のＲＥＳラッチは早期エッジ
・デテクタ９８に結合され、ラッチ対９４のＦＥＳラッ
チは後期エッジ・デテクタ１００に結合されている。

【００３４】それぞれのエッジ・デテクタ（９８および
１００）は、参照クロックのエッジ位置に対するデータ
・エッジの相対的位置を示す「進み」、「遅れ」、また
は「無実行」の各出力を出す。各エッジ・デテクタの出
力は、適切なフィルタ１０２（すなわち、ランダム・ウ
ォーク・フィルタ）を介してそれぞれのセレクタ８６お
よびセレクタ９０に返される。それぞれのセレクタは、
ＲＥＳ―ＦＥＳラッチに結合されたデータの位相を指示
された方向にシフトするが、「無実行」が示された場合
は、そのエッジにあるデータの位相はシフトされない。

【００３５】データ制御論理回路１０４は、データ・エ
ッジが参照クロックと整合したときに２つのデータ・エ
ッジ間の中間にあるデータの位相を選択することで、シ
ステム・データ出力を制御する。データ（データ１およ
びデータ２）の位相は各参照クロックのエッジで出力さ
れる。

【００３６】具体的な実施例の操作時に電源を投入する
と、この論理回路は自動的にビット同期処理を開始す
る。１６マイクロ秒（最終値ＴＢＤ）タイマが始動し、
バルク遅延はその最小遅延にリセットされ、分割された
クロックを利用する１６ビット・カウンタが始動する。
エッジ検出回路は、受け取った参照クロックによって着
信データをサンプリングする。このエッジ・デテクタ
は、参照クロックに対するデータ・エッジの相対的位置
を示す「進み」、「遅れ」、または「無実行」の各信号
を出力する。この信号は、ランダム・ウォーク・フィル
タ（ＲＷＦ）によってろ波され、それぞれのＲＥＳおよ
びＦＥＳ回路のセレクタに戻される。セレクタは、エッ
ジ・デテクタによって示された通りに、データの位相を
ＲＥＳおよびＦＥＳにシフトさせる。それぞれのエッジ
・デテクタは互いに独立して動作する。それぞれのエッ
ジ・デテクタは、前述の通り、データの着信位相を操作
してエッジ・デテクタに入れることで、受け取った（参
照）クロックに対するデータの遷移の位置を特定する。
システム・データの位相は、２つのエッジ・デテクタ間
の中間にあるデータの位相を選択するデータ制御論理回
路によって制御される。この場合、ビット同期処理と並
行して、並列化機構から出力されたビットの順序が正し
い順序に操作される（以下のバイト／ワード同期の説明
を参照）。１６マイクロ秒タイマが作動すると、そのア
ルゴリズムによって並列化機構エラー・ラッチがリセッ
トされ、１６マイクロ秒カウンタが再始動する。並列化
機構の出力については、予想タイミング・パターン（Ｘ
０１０、この場合Ｘは任意）と照らし合わせて比較が行
われる。次の１６マイクロ秒の間に任意のサイクルで１
つの不一致が検出されると、並列化機構エラー・ラッチ
がセットされる。１６マイクロ秒カウンタがもう一度作
動すると、アルゴリズムは、ＥＧＢ、ＬＧＢ、データ・
セレクタ、並列化機構エラー・ラッチのアドレスを検査
する。１つのビットで初期ビット同期探索状態を終了す
るには、並列化機構出力ラッチがリセット状態を維持し
ていなければならず、しかもすべてのセレクタがその追
跡範囲の中心に正しく位置していなければならない（中
心に位置すると、初期ビット同期処理後の温度および電
源変動の追跡に対応するための各種調整が確実に可能に
なる）。両方の条件が満足されない場合、アルゴリズム
はバルク遅延素子を追加し、１６マイクロ秒カウンタを
リセットし、探索処理がもう一度開始される。ＳＴＩイ
ンタフェース上のすべてのビット（データ線）が並行し
てこの処理を受ける。個々のデータ線が前述の初期ビッ
ト同期基準を満足していると判定されると、そのデータ
線のゲート制御が解除されるが、他のデータ線の調整は
続行される。すべてのビットが調整され、探索基準を満
足すると、ビット同期処理が完了する。１６ビット・カ
ウンタが作動するまで、論理回路はビット同期モードを
終了しない。

【００３７】最後にワード整合が行われる。ワード同期
が確立するまで一度に４ビットずつ並列化機構の出力バ
スを操作することで、ワード整合が確立される。ただ
し、第一のレジスタは第二のレジスタに対して４ビット
時間分シフトしていることに留意されたい。４ビット時
間とは、任意のデータ・ビットを別のデータ・ビットか
らスキューさせることができる最大量である（リンク上
の３ビット時間＋位相整合部からの１ビット時間）。

【００３８】通常操作時は、確実に最適クロック・サン
プリング関係が存在するように物理マクロが着信データ
を連続監視する。温度、電源、およびデータ・ジッタを
追跡するため、小規模な更新が行われる。このような更
新はシームレスなので、ホスト論理回路にとっては透過
なものになる。正しい同期を維持するために温度および
電源変動を補正するには、約１／２ビット時間分の遅延
が必要になる。この追加の遅延は、微細遅延素子部にあ
る。また、許容動作範囲に対する保護周波数帯の相対的
位置を監視するための回路も存在する。保護周波数帯が
その範囲の終わりに達すると、２通りの状況が発生す
る。１）新たなバルク遅延素子が追加され、それに応じ
て微細遅延素子が調整される。ただし、このためにデー
タにサンプリング・エラーが発生する場合があることに
留意されたい。通常操作時にオン・ザ・フライ・バルク
遅延調整が行われないように、このようなオン・ザ・フ
ライ・バルク調整を行う回路を抑止することができる。
もう１つの状況が発生するのは、保護周波数帯の１つが
その範囲の終わりに達し、オン・ザ・フライ・バルク遅
延調整が抑止された場合で、その場合、物理マクロは、
ただちにビット同期が必要であることを論理ＳＴＩマク
ロに信号で通知する。リンクは即時作業を終了し、リン
クを強制的にタイミング・モードに切り替えるはずであ
る。

【００３９】次に図５を参照して説明すると、この実施
例のホスト・プロセッサ６０では、最高２５６本までの
入出力チャネル６４をサポートするために必要なＳＴＩ
ポート６２がわずか８個で済み、この入出力チャネルは
入出力制御装置６５に結合されている。ＳＴＩリンク６
６は、ポート６２を入出力副次要素６８（ＩＯＳＥとし
て示されている）に結合する。この副次要素６８は、ホ
スト６０と一体である場合もあれば、物理的にホスト６
０から離れた位置にある場合もあり、それぞれが最高３
２通りまでのチャネル機能をサポートできる。自己タイ
ミング調整型インタフェース６６の動作長が延長されて
いる（すなわち、パフォーマンスの低下を伴わずに最高
１０メートルまで）ため、費用有効な方法でこのように
数多くのチャネル機能をパッケージ化することができ
る。

【００４０】１つのＳＴＩは、３２通りのチャネル機能
をサポートすることができる。必要とするチャネル数が
最高３２本程度であるこのようなシステム構成の場合、
使用する必要があるＳＴＩポート、ケーブル、および入
出力副次要素は１つだけでよい。このため、最小チャネ
ル構成でも最大（たとえば、２５６本の）チャネル構成
に匹敵するハードウェア・コストが発生しうる、現在の
集中型入出力素子よりコスト面での利点が増大する。

【００４１】ＳＴＩを使用すると、それぞれの入出力副
次要素がホスト・クロックと同期せずに動作可能にな
り、それにより、前述の可変クロック・マルチプレクサ
論理回路に付随するクロック制御の複雑さが回避され
る。このため、より広範囲のホスト／ホスト・サイクル
時間で入出力副次要素を使用することができる。ＳＴＩ
が高性能であるため、必要数が減少し、その結果、それ
ぞれの側のバッファ／論理回路の再同期が面倒ではなく
なる。

【００４２】まとめとして、本発明の構成に関し以下の
事項を開示する。

【００４３】（１）ホスト・プロセッサと複数の入出力
制御装置との間で高速データ転送速度でディジタル・デ
ータを結合するための入出力素子において、ホスト・プ
ロセッサと、高速自己タイミング調整型インタフェース
と、入出力チャネル副次要素と、前記入出力副次要素を
複数の入出力制御装置にそれぞれ接続する、複数の入出
力チャネルとを含み、前記高速自己タイミング調整型イ
ンタフェースが、前記ホスト・プロセッサを前記入出力
チャネル副次要素に接続し、前記高速自己タイミング調
整型インタフェースが、ディジタル・データとクロック
信号を送信する送信ノードと、前記ディジタル・データ
と前記クロック信号を受信する受信ノードとを含み、前
記送信ノード側で前記クロック信号によるディジタル・
データ・ストリームの結合先となる個々の線を有する並
列データ・バスによって前記送信ノードが前記受信ノー
ドに接続され、前記バスが、前記クロック信号を送信す
るための別の線を含み、前記受信ノードが、前記それぞ
れの線上のディジタル・データ・ストリームを前記クロ
ック信号に対して別々に位相整合させる手段を含む、入
出力素子。（２）前記入出力副次要素と前記自己タイミング調整型
インタフェースがそれぞれ最高３２本までのチャネルを
サポートすることを特徴とする、上記（１）に記載の入
出力素子。（３）それぞれの入出力副次要素がホスト・クロック信
号と同期せずに動作することを特徴とする、上記（１）
に記載の入出力素子。

【００４４】

【発明の効果】上述のとおり、本発明によって、クロッ
ク信号が並列かつ導電性のバス上にビット直列データを
クロックし、このクロック信号がバスの別の線上で伝送
される、自己タイミング調整型インタフェース（ＳＴ
Ｉ）を有する拡張入出力素子が提供されることとなっ
た。

【図面の簡単な説明】

【図１】本発明の教示による、コンピュータ・チップ間
のデータ通信への自己タイミング調整型インタフェース
の応用を示す概略ブロック図である。

【図２】本発明による自己タイミング調整型インタフェ
ースを実現するための送信側シリアライザの一実施例を
示すブロック図である。

【図３】本発明によるバイト同期を示すブロック図であ
る。

【図４】本発明の好ましい実施例による位相整合サンプ
リング論理回路を示す図である。

【図５】本発明の教示による入出力要素構成を示す図で
ある。

【符号の説明】

６０ホスト・プロセッサ６２ＳＴＩポート６４入出力チャネル６５入出力制御装置６６ＳＴＩリンク６８入出力副次要素

───────────────────────────────────────────────────── フロントページの続き (72)発明者ダニエル・フランシス・キャスパーアメリカ合衆国12603 ニューヨーク州ポーキープシーブレット・プレース 13 (72)発明者フレデリック・ジョン・コックスアメリカ合衆国12590 ニューヨーク州ワッピンガーズ・フォールズブルック・ホロー・コート６ (72)発明者フランク・デーヴィッド・フェラヨーロアメリカ合衆国12553 ニューヨーク州ニューウィンザースプルース・ストリート 223 (72)発明者マーテン・ジャン・ハルマアメリカ合衆国12570 ニューヨーク州ポークァグヒルサイド・ロードアールアール２ボックス 24エイ

Claims

【特許請求の範囲】

【請求項１】ホスト・プロセッサと複数の入出力制御装
置との間で高速データ転送速度でディジタル・データを
結合するための入出力素子において、ホスト・プロセッサと、高速自己タイミング調整型インタフェースと、入出力チャネル副次要素と、前記入出力副次要素を複数の入出力制御装置にそれぞれ
接続する、複数の入出力チャネルとを含み、前記高速自己タイミング調整型インタフェースが、前記
ホスト・プロセッサを前記入出力チャネル副次要素に接
続し、前記高速自己タイミング調整型インタフェースが、ディ
ジタル・データとクロック信号を送信する送信ノード
と、前記ディジタル・データと前記クロック信号を受信
する受信ノードとを含み、前記送信ノード側で前記クロ
ック信号によるディジタル・データ・ストリームの結合
先となる個々の線を有する並列データ・バスによって前
記送信ノードが前記受信ノードに接続され、前記バスが、前記クロック信号を送信するための別の線
を含み、前記受信ノードが、前記それぞれの線上のディ
ジタル・データ・ストリームを前記クロック信号に対し
て別々に位相整合させる手段を含む、入出力素子。
【請求項２】前記入出力副次要素と前記自己タイミング
調整型インタフェースがそれぞれ最高３２本までのチャ
ネルをサポートすることを特徴とする、請求項１に記載
の入出力素子。
【請求項３】それぞれの入出力副次要素がホスト・クロ
ック信号と同期せずに動作することを特徴とする、請求
項１に記載の入出力素子。