JPH0653955A - パラレルビット同期方式 - Google Patents
パラレルビット同期方式Info
- Publication number
- JPH0653955A JPH0653955A JP4100085A JP10008592A JPH0653955A JP H0653955 A JPH0653955 A JP H0653955A JP 4100085 A JP4100085 A JP 4100085A JP 10008592 A JP10008592 A JP 10008592A JP H0653955 A JPH0653955 A JP H0653955A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- parallel
- training data
- logical value
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】ディジタル装置内の高速パラレルデータの伝送
を行なうためのビット位相とパラレルビット間の位相調
整を行なう。 【構成】送信側にはトレーニングデータ発生回路１０を
有し、受信側にはパラレルビット同期回路３０とビット
間位相同期回路４０とを有し、各ビットが論理値０ある
いは論理値１で始まり論理値１と論理値０を交互にくり
返し、最後のビットの論理値を始まりの論理値と一致さ
せたトレーニングデータ３００を用いて受信部２で位相
を自動調整する。
を行なうためのビット位相とパラレルビット間の位相調
整を行なう。 【構成】送信側にはトレーニングデータ発生回路１０を
有し、受信側にはパラレルビット同期回路３０とビット
間位相同期回路４０とを有し、各ビットが論理値０ある
いは論理値１で始まり論理値１と論理値０を交互にくり
返し、最後のビットの論理値を始まりの論理値と一致さ
せたトレーニングデータ３００を用いて受信部２で位相
を自動調整する。
Description
【０００１】
【産業上の利用分野】本発明は装置内をパラレルでデー
タ伝送する装置のパラレルビット同期方式に関し、特に
パラレルデータの各ビットが奇数の周期的な固定長デー
タを高速で伝送する装置のパラレルビット同期方式に関
する。
タ伝送する装置のパラレルビット同期方式に関し、特に
パラレルデータの各ビットが奇数の周期的な固定長デー
タを高速で伝送する装置のパラレルビット同期方式に関
する。
【０００２】
【従来の技術】従来のこの種の装置では、パラレルデー
タ伝送の動作スピードが比較的低く、伝送メディアによ
る伝搬遅延時間がクロック周期に対して十分短いので、
ビットの位相同期やパラレルビット間の位相のずれは問
題にならなかった。
タ伝送の動作スピードが比較的低く、伝送メディアによ
る伝搬遅延時間がクロック周期に対して十分短いので、
ビットの位相同期やパラレルビット間の位相のずれは問
題にならなかった。
【０００３】
【発明が解決しようとする課題】しかし、広帯域交換装
置など高速データ伝送が必要な装置では、データとクロ
ックのビット位相同期及びパラレルビット間の同期が重
要な問題となる。例えば、６２２Ｍｂｐｓのデータを８
ビットパラレル伝送する場合には、約８０Ｍｂｐｓのパ
ラレル伝送が必要となるが、データ幅は１２ｎｓ程しか
なく伝送メディアの伝搬遅延時間と同程度となるため、
データとそれをラッチするクロック信号との位相調整と
パラレルビット間の位相調整が必要となる。このような
調整を人手で行なうこともあるが、複雑な装置において
は人手による調整はほとんど不可能と言ってよく、装置
内で自動的に調整を行なう必要がある。自動調整の方法
には、装置の通常動作時に通常データを用いて行なう方
法が考えられるが、この通常データを用いる方法はデー
タの変化の程度がその同期方式の性能に影響するため特
殊なコーディングが必要となるという問題点がある。
置など高速データ伝送が必要な装置では、データとクロ
ックのビット位相同期及びパラレルビット間の同期が重
要な問題となる。例えば、６２２Ｍｂｐｓのデータを８
ビットパラレル伝送する場合には、約８０Ｍｂｐｓのパ
ラレル伝送が必要となるが、データ幅は１２ｎｓ程しか
なく伝送メディアの伝搬遅延時間と同程度となるため、
データとそれをラッチするクロック信号との位相調整と
パラレルビット間の位相調整が必要となる。このような
調整を人手で行なうこともあるが、複雑な装置において
は人手による調整はほとんど不可能と言ってよく、装置
内で自動的に調整を行なう必要がある。自動調整の方法
には、装置の通常動作時に通常データを用いて行なう方
法が考えられるが、この通常データを用いる方法はデー
タの変化の程度がその同期方式の性能に影響するため特
殊なコーディングが必要となるという問題点がある。
【０００４】本発明の目的は、上記の問題点を解決する
ためトレーニングモードを設けトレーニング時に適切な
トレーニングデータを用いて装置内で自動的に位相を調
整するパラレルビット同期方式を提供することにある。
ためトレーニングモードを設けトレーニング時に適切な
トレーニングデータを用いて装置内で自動的に位相を調
整するパラレルビット同期方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明のパラレルビット
同期方式は、２ビット以上のパラレルデータで各ビット
の長さが奇数の固定長のトレーニングデータを周期的に
転送するパラレルビット同期方式であって、送信部はト
レーニングモード信号を受けた時前記トレーニングデー
タを送信するトレーニングデータ送信手段を備え、受信
部は前記送信部から受信した前記トレーニングデータの
パラレルビット間の位相を検出してこのパラレルビット
間の位相を揃えるパラレルビット同期手段を備えること
を特徴とする。
同期方式は、２ビット以上のパラレルデータで各ビット
の長さが奇数の固定長のトレーニングデータを周期的に
転送するパラレルビット同期方式であって、送信部はト
レーニングモード信号を受けた時前記トレーニングデー
タを送信するトレーニングデータ送信手段を備え、受信
部は前記送信部から受信した前記トレーニングデータの
パラレルビット間の位相を検出してこのパラレルビット
間の位相を揃えるパラレルビット同期手段を備えること
を特徴とする。
【０００６】そして、前記トレーニングデータ送信手段
は前記トレーニングデータを発生するトレーニングデー
タ発生回路と、前記トレーニングモード信号により前記
受信部へ送信するデータを通常データから前記トレーニ
ングデータに切り替えるセレクタとからなることを特徴
とし、前記パラレルビット同期手段は前記トレーニング
データの各ビット毎にクロックに同期した信号に自動調
整するビット位相同期回路と、このビット位相同期回路
の出力から各ビットのデータ先頭位置を認識して前記各
ビットの先頭位置が一致するように調整するビット間位
相同期回路とからなることを特徴とする。
は前記トレーニングデータを発生するトレーニングデー
タ発生回路と、前記トレーニングモード信号により前記
受信部へ送信するデータを通常データから前記トレーニ
ングデータに切り替えるセレクタとからなることを特徴
とし、前記パラレルビット同期手段は前記トレーニング
データの各ビット毎にクロックに同期した信号に自動調
整するビット位相同期回路と、このビット位相同期回路
の出力から各ビットのデータ先頭位置を認識して前記各
ビットの先頭位置が一致するように調整するビット間位
相同期回路とからなることを特徴とする。
【０００７】また、前記トレーニングデータは各ビット
が論理値０で始まり論理値１と論理値０を交互に繰り返
し最後のビットが論理値０であるか、あるいは各ビット
が論理値１で始まり論理値０と論理値１を交互に繰り返
し最後のビットが論理値１であるかのいずれでもよい。
が論理値０で始まり論理値１と論理値０を交互に繰り返
し最後のビットが論理値０であるか、あるいは各ビット
が論理値１で始まり論理値０と論理値１を交互に繰り返
し最後のビットが論理値１であるかのいずれでもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のパラレルビット同期方式の一実施例
を示すブロック図、図２は本実施例の動作を説明するた
めの信号波形図である。
る。図１は本発明のパラレルビット同期方式の一実施例
を示すブロック図、図２は本実施例の動作を説明するた
めの信号波形図である。
【０００９】図１において、送信部１はトレーニングデ
ータ発生回路１０と、セレクタ２０とを備え、トレーニ
ングデータ発生回路１は論理値１で始まりその後論理値
０と論理値１を交互に繰り返して最後に論理値１で終わ
る奇数ビット長のパラレルビットデータ（トレーニング
データ）３００を周期的に発生する。また、セレクタ２
０はトレーニングモード信号２００によってｎビットの
通常データ１００と、トレーニングデータ発生回路１０
の出力のトレーニングデータ３００とを選択する。セレ
クタ２０の出力４００を入力とする受信部２はビット位
相同期回路３０と、その出力５００を入力とするビット
間位相同期回路４０とを備えている。次に、本実施例の
動作について図２を併用して説明する。トレーニングモ
ードにおいて、トレーニングデータ発生回路１０は図２
に示すように、論理値１で始まりその後論理値０と論理
値１とを交互に繰り返して最後に論理値１で終わる奇数
ビット長のパラレルビットデータ３００を周期的に発生
する。このトレーニングデータ３００は周期的に論理値
１が２回連続するが、この論理値１の連続によって固定
長の周期データの先頭位置が認識できる。この時セレク
タ２０の出力４００では、論理値１の連続位置即ちデー
タの先頭位置はパラレルデータ間で一致している。セレ
クタ２０からの出力４００の各ビットは受信部２に伝送
されるが、各ビットの伝搬メディアの伝搬遅延により受
信部２の入力信号は各ビット共、クロックとの位相がず
れており、且つビット間の先頭位置もずれている。この
各ビットのビット位相及びビット間位相の異なったパラ
レルデータはビット位相同期回路３０に入力される。ビ
ット位相同期回路３０では、各ビット毎にクロックに同
期した信号に自動調整して出力５００を出力する。これ
は、本実施例のトレーニングデータ３００が論理値０と
論理値１の交互の変化点を多数含むため、容易に実現で
きる。
ータ発生回路１０と、セレクタ２０とを備え、トレーニ
ングデータ発生回路１は論理値１で始まりその後論理値
０と論理値１を交互に繰り返して最後に論理値１で終わ
る奇数ビット長のパラレルビットデータ（トレーニング
データ）３００を周期的に発生する。また、セレクタ２
０はトレーニングモード信号２００によってｎビットの
通常データ１００と、トレーニングデータ発生回路１０
の出力のトレーニングデータ３００とを選択する。セレ
クタ２０の出力４００を入力とする受信部２はビット位
相同期回路３０と、その出力５００を入力とするビット
間位相同期回路４０とを備えている。次に、本実施例の
動作について図２を併用して説明する。トレーニングモ
ードにおいて、トレーニングデータ発生回路１０は図２
に示すように、論理値１で始まりその後論理値０と論理
値１とを交互に繰り返して最後に論理値１で終わる奇数
ビット長のパラレルビットデータ３００を周期的に発生
する。このトレーニングデータ３００は周期的に論理値
１が２回連続するが、この論理値１の連続によって固定
長の周期データの先頭位置が認識できる。この時セレク
タ２０の出力４００では、論理値１の連続位置即ちデー
タの先頭位置はパラレルデータ間で一致している。セレ
クタ２０からの出力４００の各ビットは受信部２に伝送
されるが、各ビットの伝搬メディアの伝搬遅延により受
信部２の入力信号は各ビット共、クロックとの位相がず
れており、且つビット間の先頭位置もずれている。この
各ビットのビット位相及びビット間位相の異なったパラ
レルデータはビット位相同期回路３０に入力される。ビ
ット位相同期回路３０では、各ビット毎にクロックに同
期した信号に自動調整して出力５００を出力する。これ
は、本実施例のトレーニングデータ３００が論理値０と
論理値１の交互の変化点を多数含むため、容易に実現で
きる。
【００１０】この状態ではまだビット間の先頭位置はず
れたままである。このデータをビット間位相同期回路４
０に入力する。ビット間位相同期回路４０では、各ビッ
トの論理値１の連続を検出して各ビットのデータ先頭位
置を認識し、各ビットの先頭位置が一致するよう調整し
て出力６００を出力する。
れたままである。このデータをビット間位相同期回路４
０に入力する。ビット間位相同期回路４０では、各ビッ
トの論理値１の連続を検出して各ビットのデータ先頭位
置を認識し、各ビットの先頭位置が一致するよう調整し
て出力６００を出力する。
【００１１】トレーニングモード解除時には、ビット位
相同期回路３０及びビット間位相同期回路４０はトレー
ニングモードにおける調整情報を保持したままであるの
で、通常データに対してもビット位相同期及びビット間
位相同期は物理的な条件が変わらない限り有効に働くこ
とになる。
相同期回路３０及びビット間位相同期回路４０はトレー
ニングモードにおける調整情報を保持したままであるの
で、通常データに対してもビット位相同期及びビット間
位相同期は物理的な条件が変わらない限り有効に働くこ
とになる。
【００１２】なお、本発明はトレーニングデータが論理
値０で始まりその後論理値１と論理値０を交互に繰り返
して最後に論理値０で終わる奇数ビット長のパラレルデ
ータを用いても同様の動作となるので説明を省略する。
値０で始まりその後論理値１と論理値０を交互に繰り返
して最後に論理値０で終わる奇数ビット長のパラレルデ
ータを用いても同様の動作となるので説明を省略する。
【００１３】
【発明の効果】以上説明したように本発明は、送信部の
トレーニングデータ発生回路からのトレーニングデータ
を受信した受信部のビット位相同期回路とビット間位相
同期回路はパラレルビット間位相を検出して自動的にパ
ラレルビット間の位相を揃えるようにしたので、装置内
の高速なパラレルデータ伝送においてデータとクロック
との位相同期及びパラレルビット間の位相の自動調整が
可能となり、人手による調整を不要とすることができる
という効果を有する。
トレーニングデータ発生回路からのトレーニングデータ
を受信した受信部のビット位相同期回路とビット間位相
同期回路はパラレルビット間位相を検出して自動的にパ
ラレルビット間の位相を揃えるようにしたので、装置内
の高速なパラレルデータ伝送においてデータとクロック
との位相同期及びパラレルビット間の位相の自動調整が
可能となり、人手による調整を不要とすることができる
という効果を有する。
【図１】本発明のパラレルビット同期方式の一実施例を
示すブロック図である。
示すブロック図である。
【図２】本実施例の動作を説明するための信号波形図で
ある。
ある。
１ 送信部 ２ 受信部 １０ トレーニングデータ発生回路 ２０ セレクタ ３０ ビット位相同期回路 ４０ ビット間位相同期回路 １００ 通常データ ２００ トレーニングモード信号 ３００ トレーニングデータ ４００ セレクタ出力 ５００ ビット位相同期回路出力 ６００ ビット間位相同期回路出力
Claims (5)
- 【請求項１】 ２ビット以上のパラレルデータで各ビッ
トの長さが奇数の固定長のトレーニングデータを周期的
に転送するパラレルビット同期方式であって、送信部は
トレーニングモード信号を受けた時前記トレーニングデ
ータを送信するトレーニングデータ送信手段を備え、受
信部は前記送信部から受信した前記トレーニングデータ
のパラレルビット間の位相を検出してこのパラレルビッ
ト間の位相を揃えるパラレルビット同期手段を備えるこ
とを特徴とするパラレルビット同期方式。 - 【請求項２】 前記トレーニングデータ送信手段は前記
トレーニングデータを発生するトレーニングデータ発生
回路と、前記トレーニングモード信号により前記受信部
へ送信するデータを通常データから前記トレーニングデ
ータに切り替えるセレクタとからなることを特徴とする
請求項１記載のパラレルビット同期方式。 - 【請求項３】 前記パラレルビット同期手段は前記トレ
ーニングデータの各ビット毎にクロックに同期した信号
に自動調整するビット位相同期回路と、このビット位相
同期回路の出力から各ビットのデータ先頭位置を認識し
て前記各ビットの先頭位置が一致するように調整するビ
ット間位相同期回路とからなることを特徴とする請求項
１記載のパラレルビット同期方式。 - 【請求項４】 前記トレーニングデータは各ビットが論
理値０で始まり論理値１と論理値０を交互に繰り返し最
後のビットが論理値０であることを特徴とする請求項１
または２もしくは３記載のパラレルビット同期方式。 - 【請求項５】 前記トレーニングデータは各ビットが論
理値１で始まり論理値０と論理値１を交互に繰り返し最
後のビットが論理値１であることを特徴とする請求項１
または２もしくは３記載のパラレルビット同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100085A JPH0653955A (ja) | 1992-04-21 | 1992-04-21 | パラレルビット同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100085A JPH0653955A (ja) | 1992-04-21 | 1992-04-21 | パラレルビット同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653955A true JPH0653955A (ja) | 1994-02-25 |
Family
ID=14264601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4100085A Withdrawn JPH0653955A (ja) | 1992-04-21 | 1992-04-21 | パラレルビット同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513377A (en) * | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
| US5522088A (en) * | 1994-06-17 | 1996-05-28 | International Business Machines Corporation | Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus |
| US6185693B1 (en) * | 1994-06-17 | 2001-02-06 | International Business Machines Corporation | Synchronous interface for transmitting data in a system of massively parallel processors |
| US7620138B2 (en) | 2004-06-30 | 2009-11-17 | Fujitsu Limited | Apparatus for receiving parallel data and method thereof |
-
1992
- 1992-04-21 JP JP4100085A patent/JPH0653955A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513377A (en) * | 1994-06-17 | 1996-04-30 | International Business Machines Corporation | Input-output element has self timed interface using a received clock signal to individually phase aligned bits received from a parallel bus |
| US5522088A (en) * | 1994-06-17 | 1996-05-28 | International Business Machines Corporation | Shared channel subsystem has a self timed interface using a received clock signal to individually phase align bits received from a parallel bus |
| US6185693B1 (en) * | 1994-06-17 | 2001-02-06 | International Business Machines Corporation | Synchronous interface for transmitting data in a system of massively parallel processors |
| US7620138B2 (en) | 2004-06-30 | 2009-11-17 | Fujitsu Limited | Apparatus for receiving parallel data and method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |