JPH065831B2 - 信号フレ−ムの伝送方式 - Google Patents
信号フレ−ムの伝送方式Info
- Publication number
- JPH065831B2 JPH065831B2 JP59091253A JP9125384A JPH065831B2 JP H065831 B2 JPH065831 B2 JP H065831B2 JP 59091253 A JP59091253 A JP 59091253A JP 9125384 A JP9125384 A JP 9125384A JP H065831 B2 JPH065831 B2 JP H065831B2
- Authority
- JP
- Japan
- Prior art keywords
- delimiter
- parity
- bit
- transmission
- signal
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、信号フレームの伝送方式に関する。
（従来技術とその問題点） ある通信装置から他の通信装置に信号を伝送する場合、
信号をフレーム化して伝送する方式がある。かかる伝送
方式において問題となるのは、いかにして信号フレーム
の区切り即ちデリミタを識別するかということである。
信号フレームのデータの透過性を保証するデリミタの与
え方として、例えばＨＤＬＣ(High level Data Link Co
ntrol)において用いられている方法がある。この方法で
は、デリミタとして「01111110」のパターンを与えると
共に、送信側では信号フレームのデリミタ以外の部分で
１が５回連続すると０を挿入し、受信側では、１が６回
連続するとデリミタとして認識すると共に、１が５回連
続した次の０を除去している。かかる方法では、送信側
ではビット挿入、受信側ではビット除去の制御が必要と
なる。このビット挿入・除去制御は伝送速度と同一速度
で行なう必要があり、伝送速度が高速になると、高速動
作可能な素子を多用する必要があり、経済性，消費電力
の点で問題が生じる。
信号をフレーム化して伝送する方式がある。かかる伝送
方式において問題となるのは、いかにして信号フレーム
の区切り即ちデリミタを識別するかということである。
信号フレームのデータの透過性を保証するデリミタの与
え方として、例えばＨＤＬＣ(High level Data Link Co
ntrol)において用いられている方法がある。この方法で
は、デリミタとして「01111110」のパターンを与えると
共に、送信側では信号フレームのデリミタ以外の部分で
１が５回連続すると０を挿入し、受信側では、１が６回
連続するとデリミタとして認識すると共に、１が５回連
続した次の０を除去している。かかる方法では、送信側
ではビット挿入、受信側ではビット除去の制御が必要と
なる。このビット挿入・除去制御は伝送速度と同一速度
で行なう必要があり、伝送速度が高速になると、高速動
作可能な素子を多用する必要があり、経済性，消費電力
の点で問題が生じる。
（発明の目的） 本発明の目的は、データの透過性を保証するための制御
を伝送速度よりも低速で行なうことのできる伝送方式を
提供することにある。
を伝送速度よりも低速で行なうことのできる伝送方式を
提供することにある。
（発明の構成） 本発明の信号フレーム伝送方式では、Ｎビットの整数倍
の長さを有するディジタル信号に対し、Ｎビット毎にパ
リティビットを加え、この（Ｎ＋１）ビットのディジタ
ル信号のパリティの偶奇が同じになるように前記パリテ
ィビットの値を与え信号フレームを構成すると共に、前
記信号フレームのデリミタとして前記パリティの偶奇と
は異なるパリティの偶奇を有する（Ｎ＋１）ビットのデ
ータを２回連続して送出する。
の長さを有するディジタル信号に対し、Ｎビット毎にパ
リティビットを加え、この（Ｎ＋１）ビットのディジタ
ル信号のパリティの偶奇が同じになるように前記パリテ
ィビットの値を与え信号フレームを構成すると共に、前
記信号フレームのデリミタとして前記パリティの偶奇と
は異なるパリティの偶奇を有する（Ｎ＋１）ビットのデ
ータを２回連続して送出する。
（実施例） 本発明の第１の実施例を第１図に示す。また第２図(a)
〜(d)にそのタイミング図を示す。第１図の通信システ
ムは送信装置１，受信装置２及び伝送路３とから構成さ
れる。はじめに送信装置１における制御について説明す
る。送信バッファ11には送信データがＮビット毎にスト
アされ、レジスタ12には（Ｎ＋１）ビットのデリミタの
うちＮビットが設定されている。制御回路10は送信デー
タの送信に先立ち、制御信号101を第２図(a)に示すよう
にロウレベルにしセレクタ13がレジスタ12を選択するよ
う制御する。セレクタ13のＮビットの出力は並列入力の
シフトレジスタ15及びパリティ発生器14に供給される。
パリティ発生器14は、制御信号101のレベルにより偶パ
リティあるいは奇パリティを発生する。今、制御信号10
1のロウレベルに対し偶パリティを、ハイレベルに対し
奇パリティを発生するとする。シフトレジスタ15に格納
された（Ｎ＋１）ビットのデータは直列化されてドライ
バ16を介し伝送路３に送出される。制御回路10はレジス
タ12の出力をセレクタ13に２回供給した後制御信号101
をハイレベルにし、送信バッファ11の送信データの送出
を行なう。送信データの１つのブロックの送出を終了す
ると制御信号101を再びロウレベルにしデリミタを送出
する。第２図(b)に送信装置１より伝送路３に送出され
る信号の流れを示す。偶パリティの（Ｎ＋１）ビットの
ＤＬ1が２回連続するパターンより成るデリミタと、送
信バッファ11からのデータＤi（ｉ＝1,2,…，６）とパ
リティビットＰi（ｉ＝1,2,…，６）から成る奇パリテ
ィの（Ｎ＋１）ビットのワードの列が伝送路３に供給さ
れる。
〜(d)にそのタイミング図を示す。第１図の通信システ
ムは送信装置１，受信装置２及び伝送路３とから構成さ
れる。はじめに送信装置１における制御について説明す
る。送信バッファ11には送信データがＮビット毎にスト
アされ、レジスタ12には（Ｎ＋１）ビットのデリミタの
うちＮビットが設定されている。制御回路10は送信デー
タの送信に先立ち、制御信号101を第２図(a)に示すよう
にロウレベルにしセレクタ13がレジスタ12を選択するよ
う制御する。セレクタ13のＮビットの出力は並列入力の
シフトレジスタ15及びパリティ発生器14に供給される。
パリティ発生器14は、制御信号101のレベルにより偶パ
リティあるいは奇パリティを発生する。今、制御信号10
1のロウレベルに対し偶パリティを、ハイレベルに対し
奇パリティを発生するとする。シフトレジスタ15に格納
された（Ｎ＋１）ビットのデータは直列化されてドライ
バ16を介し伝送路３に送出される。制御回路10はレジス
タ12の出力をセレクタ13に２回供給した後制御信号101
をハイレベルにし、送信バッファ11の送信データの送出
を行なう。送信データの１つのブロックの送出を終了す
ると制御信号101を再びロウレベルにしデリミタを送出
する。第２図(b)に送信装置１より伝送路３に送出され
る信号の流れを示す。偶パリティの（Ｎ＋１）ビットの
ＤＬ1が２回連続するパターンより成るデリミタと、送
信バッファ11からのデータＤi（ｉ＝1,2,…，６）とパ
リティビットＰi（ｉ＝1,2,…，６）から成る奇パリテ
ィの（Ｎ＋１）ビットのワードの列が伝送路３に供給さ
れる。
受信装置２においては、レシーバ26を介し受信データは
２（Ｎ＋１）ビットのシフトレジスタ25に供給される。
デコーダ22はシフトレジスタ25の並列出力をデコードし
デリミタに与えられているパターンを検出した時、第２
図(c)に示すリセット信号をタイミング回路23に供給す
る。ここでデリミタに与えられているパターンがデリミ
タ以外の部分では生起しないことを説明する。Ｎ＝４と
し、偶パリティのデリミタワードを１１１１０とし、２
ワードデリミタとして１１１１０１１１１０を考える。
このパターンから連続した５ビットを取り出すと、１１
１１０，１１１０１，１１０１１，１０１１１，０１１
１１となるが、いずれも偶パリティである。一方、デリ
ミタ以外の奇パリティのデータ列は、どの連続する５ビ
ットデータを取り出しても奇パリティとなる。従って、
偶パリティワードのデータ列の中から２ワードのデリミ
タと同じパターンが検出されることはない。デコーダ２
２は、２ワードがデリミタ２２に並列供給されたときに
限り、デリミタ検出パルスをタイミング回路２３に供給
する。
２（Ｎ＋１）ビットのシフトレジスタ25に供給される。
デコーダ22はシフトレジスタ25の並列出力をデコードし
デリミタに与えられているパターンを検出した時、第２
図(c)に示すリセット信号をタイミング回路23に供給す
る。ここでデリミタに与えられているパターンがデリミ
タ以外の部分では生起しないことを説明する。Ｎ＝４と
し、偶パリティのデリミタワードを１１１１０とし、２
ワードデリミタとして１１１１０１１１１０を考える。
このパターンから連続した５ビットを取り出すと、１１
１１０，１１１０１，１１０１１，１０１１１，０１１
１１となるが、いずれも偶パリティである。一方、デリ
ミタ以外の奇パリティのデータ列は、どの連続する５ビ
ットデータを取り出しても奇パリティとなる。従って、
偶パリティワードのデータ列の中から２ワードのデリミ
タと同じパターンが検出されることはない。デコーダ２
２は、２ワードがデリミタ２２に並列供給されたときに
限り、デリミタ検出パルスをタイミング回路２３に供給
する。
第２図（ｃ）に示すデコーダ２２からのデリミタ検出パ
ルスにより、タイミング回路２３はワード同期を確立
し、第２図（ｄ）に示すクロックを受信バッファ２１に
供給する。デリミタ検出パルスにより、その次のワード
がパケットフレーム信号の先頭であることが認識できる
ので、一般のデリミタ検出同様、フレーム同期の確立も
同時に行える。受信バッファ21にはシフトレジスタ25に
入力される第２図(b)の信号のうち送信装置１の送信バ
ッファ11から送出されたデータＤiのみ入力される。
（なお、送信装置１と受信装置２との間のビット同期は
維持されているとする。）また、デリミタ以外のすべて
のユーザデータは、ワード単位にデミタとのパリティと
は逆のパリティが付与されていることを用いて、ユーザ
データの誤り検出も可能である。第１図に示すように、
パリティ検出回路２４は、タイミング回路２３より供給
される第２図（ｄ）のクロック信号により、シフトレジ
スタ２５の出力Ｄｉ，Ｐｉを取り込み、パリティチェッ
クを行う。このチェックのためのクロックは、デリミタ
以外のワードに対し供給されるので、受信ユーザデータ
の誤り検出が実現される。
ルスにより、タイミング回路２３はワード同期を確立
し、第２図（ｄ）に示すクロックを受信バッファ２１に
供給する。デリミタ検出パルスにより、その次のワード
がパケットフレーム信号の先頭であることが認識できる
ので、一般のデリミタ検出同様、フレーム同期の確立も
同時に行える。受信バッファ21にはシフトレジスタ25に
入力される第２図(b)の信号のうち送信装置１の送信バ
ッファ11から送出されたデータＤiのみ入力される。
（なお、送信装置１と受信装置２との間のビット同期は
維持されているとする。）また、デリミタ以外のすべて
のユーザデータは、ワード単位にデミタとのパリティと
は逆のパリティが付与されていることを用いて、ユーザ
データの誤り検出も可能である。第１図に示すように、
パリティ検出回路２４は、タイミング回路２３より供給
される第２図（ｄ）のクロック信号により、シフトレジ
スタ２５の出力Ｄｉ，Ｐｉを取り込み、パリティチェッ
クを行う。このチェックのためのクロックは、デリミタ
以外のワードに対し供給されるので、受信ユーザデータ
の誤り検出が実現される。
以上信号フレームを同一パターンのデリミタではさみ伝
送する方式について説明したが、次に、信号ブロックの
開始を示すデリミタと終了を示すデリミタを異なるパタ
ーンにする第２の実施例を第３図及び第４図を用いて説
明する。第３図は本発明の第２の実施例を示すブロック
図であり、第４図(a1)〜(d)はその動作を説明するため
のタイミング図である。
送する方式について説明したが、次に、信号ブロックの
開始を示すデリミタと終了を示すデリミタを異なるパタ
ーンにする第２の実施例を第３図及び第４図を用いて説
明する。第３図は本発明の第２の実施例を示すブロック
図であり、第４図(a1)〜(d)はその動作を説明するため
のタイミング図である。
第３図の送信装置１は、セレクタ13の選択入力として送
信バッファ11、開始デリミタのためのレジスタ12に加え
終了デリミタのためのレジスタ17を有すると共に、制御
回路10は２ビットの制御信号102によりセレクタ13の制
御を行なう。制御回路10は開始デリミタを送出するとき
は第４図(a1)(a2)に示すように２ビットの制御信号102
のうち一方のみをロウレベルにしレジスタ12の出力をセ
レクタ13が選択するよう制御し、終了デリミタを送出す
るときは、制御信号102の他方のみをロウレベルにし、
レジスタ17の出力を選択するようにする。制御信号102
の両方がハイレベルのときは、送信バッファ11が選択さ
れる。パリティ発生器14には、制御信号102の２ビット
の信号がANDゲート18において論理積をとられた後供給
される。従って、ＡＮＤゲート18の出力は開始デリミタ
及び終了デリミタの送出時のみロウレベルになるので、
両デリミタに対しては、偶パリティのワードが送信バッ
ファ11からのデータに対しては奇パリティのワードがシ
フトレジスタ15に供給される。送信装置１より伝送路３
に送出される信号フレームを第４図(b)に示す。開始デ
リミタは偶パリティのワードＤＬ1が２回連続するパタ
ーンで与えられ終了デリミタは同じく偶パリティのワー
ドＤＬ2が２回連続するパターンで与えられる。
信バッファ11、開始デリミタのためのレジスタ12に加え
終了デリミタのためのレジスタ17を有すると共に、制御
回路10は２ビットの制御信号102によりセレクタ13の制
御を行なう。制御回路10は開始デリミタを送出するとき
は第４図(a1)(a2)に示すように２ビットの制御信号102
のうち一方のみをロウレベルにしレジスタ12の出力をセ
レクタ13が選択するよう制御し、終了デリミタを送出す
るときは、制御信号102の他方のみをロウレベルにし、
レジスタ17の出力を選択するようにする。制御信号102
の両方がハイレベルのときは、送信バッファ11が選択さ
れる。パリティ発生器14には、制御信号102の２ビット
の信号がANDゲート18において論理積をとられた後供給
される。従って、ＡＮＤゲート18の出力は開始デリミタ
及び終了デリミタの送出時のみロウレベルになるので、
両デリミタに対しては、偶パリティのワードが送信バッ
ファ11からのデータに対しては奇パリティのワードがシ
フトレジスタ15に供給される。送信装置１より伝送路３
に送出される信号フレームを第４図(b)に示す。開始デ
リミタは偶パリティのワードＤＬ1が２回連続するパタ
ーンで与えられ終了デリミタは同じく偶パリティのワー
ドＤＬ2が２回連続するパターンで与えられる。
第３図の受信装置２においては、２（Ｎ＋１）ビットの
デコーダ27はワードＤＬ1の２連続パターン及びワード
ＤＬ2の２連続パターンの検出を行なう。タイミング回
路23は第４図(c1)に示す開始デリミタの検出を示すパル
スにもとづき第４図(d)に示すようにクロックの供給を
開始すると共に第４図(c2)に示す終了デリミタの検出を
示すパルスによりクロックの供給を停止する。
デコーダ27はワードＤＬ1の２連続パターン及びワード
ＤＬ2の２連続パターンの検出を行なう。タイミング回
路23は第４図(c1)に示す開始デリミタの検出を示すパル
スにもとづき第４図(d)に示すようにクロックの供給を
開始すると共に第４図(c2)に示す終了デリミタの検出を
示すパルスによりクロックの供給を停止する。
このように、本発明によれば、送信に際し、Ｎビットの
ディジタル信号に対し１ビットのパリティビットを付加
し、その偶奇性を制御することにより、デリミタの付加
制御が実現される。動作速度でみれば、パリティ発生回
路１４からレジスタ１５へのパリティビットの転送は、
伝送速度の１／（Ｎ＋１）の速度でよく、デリミタの付
加制御の低速化を実現する。
ディジタル信号に対し１ビットのパリティビットを付加
し、その偶奇性を制御することにより、デリミタの付加
制御が実現される。動作速度でみれば、パリティ発生回
路１４からレジスタ１５へのパリティビットの転送は、
伝送速度の１／（Ｎ＋１）の速度でよく、デリミタの付
加制御の低速化を実現する。
本発明は、送信側に関するものであるが、対向する受信
側でも同様の効果が得られる。デリミタ検出は、伝送速
度と同じ処理速度が必要であるが、シフトレジスタ２５
からバッファ２１へのＮビットのデータＤｉの転送動
作、即ちパリティビットＰｉの除去動作は、伝送速度の
１／（Ｎ＋１）に低減される。
側でも同様の効果が得られる。デリミタ検出は、伝送速
度と同じ処理速度が必要であるが、シフトレジスタ２５
からバッファ２１へのＮビットのデータＤｉの転送動
作、即ちパリティビットＰｉの除去動作は、伝送速度の
１／（Ｎ＋１）に低減される。
更に、開始デリミタのみ本発明を用い、終了デリミタの
長さを（Ｎ＋１）ビットとする第３の実施例について第
５図及び第６図を用いて説明する。第５図は本発明の第
３の実施例を示すブロック図であり、第６図(a1)〜(d)
はその動作を説明するためのタイミング図である。
長さを（Ｎ＋１）ビットとする第３の実施例について第
５図及び第６図を用いて説明する。第５図は本発明の第
３の実施例を示すブロック図であり、第６図(a1)〜(d)
はその動作を説明するためのタイミング図である。
第５図の送信装置１の構成は第３図の送信装置１の構成
と同じであるが、制御信号102のうち終了デリミタの送
出を制御する信号が第６図(a2)に示すようにロウレベル
となる時間が（Ｎ＋１）ビット分の長さであるという点
が異なる。送信装置１より伝送路３に送出される信号を
第６図(b)に示す。開始デリミタは２ワードのＤＬ1によ
り構成され、第６図(a1)に示すように制御信号102のう
ち開始デリミタの送出を制御する信号がロウレベルのと
き送出され、終了デリミタは１ワード即ち（Ｎ＋１）ビ
ットのＤＬ2で与えられる。いずれのデリミタも各ワー
ドは偶パリティであり、送信バッファ11からのデータＤ
iとパリティビットＰiとから成るワードは奇パリティで
ある。
と同じであるが、制御信号102のうち終了デリミタの送
出を制御する信号が第６図(a2)に示すようにロウレベル
となる時間が（Ｎ＋１）ビット分の長さであるという点
が異なる。送信装置１より伝送路３に送出される信号を
第６図(b)に示す。開始デリミタは２ワードのＤＬ1によ
り構成され、第６図(a1)に示すように制御信号102のう
ち開始デリミタの送出を制御する信号がロウレベルのと
き送出され、終了デリミタは１ワード即ち（Ｎ＋１）ビ
ットのＤＬ2で与えられる。いずれのデリミタも各ワー
ドは偶パリティであり、送信バッファ11からのデータＤ
iとパリティビットＰiとから成るワードは奇パリティで
ある。
第５図の受信装置２においては、開始デリミタはデコー
ダ22において検出され、第６図(c)に示す検出パルスに
もとづきタイミング回路23のクロックの供給が開始され
る。このクロックを第６図(d)に示す。このクロックは
受信バッファ21、パリティ検出回路24及び終了デリミタ
検出回路27に供給される。終了デリミタ検出回路27はこ
のクロックにもとづきシフトレジスタ25から受信信号を
ワード毎に入力し、終了デリミタＤＬ2の検出を行な
う。本実施例においては、開始デリミタの検出によりワ
ード同期が確立した後、ワード単位で終了デリミタの検
出を行なっているので、終了デリミタは１ワード分の長
さでも検出できる。この場合、終了デリミタＤＬ2は偶
パリティであるのに対し、送信装置１の送信バッファ11
からデータにより与えられるワードは奇パリティなの
で、終了デリミタＤＬ2と同じワードがデリミタ以外の
ワードにおいて発生することはない。タイミング回路23
は終了デリミタ検出回路27より供給される検出パルス
（第６図(c2)に示す）にもとづきクロックの供給を停止
する。
ダ22において検出され、第６図(c)に示す検出パルスに
もとづきタイミング回路23のクロックの供給が開始され
る。このクロックを第６図(d)に示す。このクロックは
受信バッファ21、パリティ検出回路24及び終了デリミタ
検出回路27に供給される。終了デリミタ検出回路27はこ
のクロックにもとづきシフトレジスタ25から受信信号を
ワード毎に入力し、終了デリミタＤＬ2の検出を行な
う。本実施例においては、開始デリミタの検出によりワ
ード同期が確立した後、ワード単位で終了デリミタの検
出を行なっているので、終了デリミタは１ワード分の長
さでも検出できる。この場合、終了デリミタＤＬ2は偶
パリティであるのに対し、送信装置１の送信バッファ11
からデータにより与えられるワードは奇パリティなの
で、終了デリミタＤＬ2と同じワードがデリミタ以外の
ワードにおいて発生することはない。タイミング回路23
は終了デリミタ検出回路27より供給される検出パルス
（第６図(c2)に示す）にもとづきクロックの供給を停止
する。
なお、本実施例においては、タイミング回路23のクロッ
クの供給は開始デリミタの検出を終了してから開始され
るので、開始デリミタ中のワードＤＬ1を終了デリミタ
検出回路27が検出することはない。従って、開始デリミ
タを構成するワードＤＬ1と終了デリミタを与えるワー
ドＤＬ2を同じパターンにしても良い。
クの供給は開始デリミタの検出を終了してから開始され
るので、開始デリミタ中のワードＤＬ1を終了デリミタ
検出回路27が検出することはない。従って、開始デリミ
タを構成するワードＤＬ1と終了デリミタを与えるワー
ドＤＬ2を同じパターンにしても良い。
以上３つの実施例を用い本発明の説明を行なった。これ
らの実施例の受信装置２の受信バッファ21は信号フレー
ムの終端に付加されたワードＤＬ1あるいはＤＬ2のうち
のＮビットをストアするが、受信装置２は、受信バッフ
ァ21にストアされた信号フレームの最終ワードを無効化
することにより、送信装置１の送信バッファ11からのデ
ータを正しく受信することができる。
らの実施例の受信装置２の受信バッファ21は信号フレー
ムの終端に付加されたワードＤＬ1あるいはＤＬ2のうち
のＮビットをストアするが、受信装置２は、受信バッフ
ァ21にストアされた信号フレームの最終ワードを無効化
することにより、送信装置１の送信バッファ11からのデ
ータを正しく受信することができる。
なお、送信装置と受信装置とが１つの伝送路により１対
１で接続される通信システムを例に説明したが、本発明
は第７図に示す様に、バス状伝送路４に複数の通信装置
5,6,7がブランチ状に接続され、各々が送信装置及び受
信装置を有する構成、例えば通信装置５が送信装置51、
受信装置52を、通信装置７が送信装置71、受信装置72を
有する構成においても適用できる。
１で接続される通信システムを例に説明したが、本発明
は第７図に示す様に、バス状伝送路４に複数の通信装置
5,6,7がブランチ状に接続され、各々が送信装置及び受
信装置を有する構成、例えば通信装置５が送信装置51、
受信装置52を、通信装置７が送信装置71、受信装置72を
有する構成においても適用できる。
（発明の効果） 本発明によれば、信号フレームにデリミタを付加するの
に際し、信号フレーム内のデータに対する透過性を保証
するための制御はワード単位で行なうことができ、伝送
速度よりも低い速度でその処理を行なうことができる。
また、信号フレーム内のデータに対する誤り検出も可能
となる。
に際し、信号フレーム内のデータに対する透過性を保証
するための制御はワード単位で行なうことができ、伝送
速度よりも低い速度でその処理を行なうことができる。
また、信号フレーム内のデータに対する誤り検出も可能
となる。
第１図，第３図及び第５図は本発明の第１，第２及び第
３の実施例を示すブロック図、第２図，第４図及び第６
図は第１，第２及び第３の実施例の動作を示すタイミン
グ図、第７図は通信システムの別の構成を示す図であ
る。 図において、１，51，71は送信装置、２，52，72は受信
装置、３，４は伝送路、10は制御回路、12，15，17，25
はレジスタ、11，21はバッファ、16はドライバ、26はレ
シーバ、13はセレクタ、14はパリティ発生器、18はゲー
ト、22，27はデコーダ、24はパリティ検出回路、23はタ
イミング回路、27は終了デリミタ検出回路、５，６，７
は通信装置を示す。
３の実施例を示すブロック図、第２図，第４図及び第６
図は第１，第２及び第３の実施例の動作を示すタイミン
グ図、第７図は通信システムの別の構成を示す図であ
る。 図において、１，51，71は送信装置、２，52，72は受信
装置、３，４は伝送路、10は制御回路、12，15，17，25
はレジスタ、11，21はバッファ、16はドライバ、26はレ
シーバ、13はセレクタ、14はパリティ発生器、18はゲー
ト、22，27はデコーダ、24はパリティ検出回路、23はタ
イミング回路、27は終了デリミタ検出回路、５，６，７
は通信装置を示す。
Claims (1)
- 【請求項１】Ｎビットの整数倍の長さを有するディジタ
ル信号に対し、Ｎビット毎にパリティビットを加え、こ
の（Ｎ＋１）ビットのディジタル信号のパリティの偶奇
が同じになるように前記パリティビットの値を与え信号
フレームを構成するとともに、前記信号フレームのデリ
ミタとして前記パリティの偶奇とは異なるパリティの偶
奇を有する（Ｎ＋１）ビットのデータを２回連続して送
出することを特徴とする信号フレームの伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091253A JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091253A JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235548A JPS60235548A (ja) | 1985-11-22 |
| JPH065831B2 true JPH065831B2 (ja) | 1994-01-19 |
Family
ID=14021256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091253A Expired - Lifetime JPH065831B2 (ja) | 1984-05-08 | 1984-05-08 | 信号フレ−ムの伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065831B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL95314A0 (en) * | 1989-09-29 | 1991-06-30 | Motorola Inc | Packet/fast packet switch for voice and data |
| JPH0485934U (ja) * | 1990-11-29 | 1992-07-27 | ||
| JP5097513B2 (ja) * | 2007-11-21 | 2012-12-12 | ホーチキ株式会社 | 通信システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156043A (en) * | 1980-05-02 | 1981-12-02 | Nec Corp | Transmitting system of series data |
| JPS59158140A (ja) * | 1983-02-28 | 1984-09-07 | Oki Electric Ind Co Ltd | デ−タ伝送方式 |
-
1984
- 1984-05-08 JP JP59091253A patent/JPH065831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235548A (ja) | 1985-11-22 |
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