JPH01243743A - インタフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 本発明は一般にはディジタルデータ通信、より詳細には
コンピュータと複数の周辺装置との間のデータ通信を容
易にするために使用されるインタフェースに係る。

〔従来の技術とその課題〕

ディジタルコンピュータの効用を増すために、中央コン
ピュータを一連の周辺装置や付属装置に接続することが
一般化しているが、これらの周辺装置はネットワーク形
態でコンピュータから離れた場所に配置されているのが
普通である０周辺装置とは通常、プリンタ、端末、パー
ソナルコンピュータ（ｐｃ）等であり、それぞれがマイ
クロプロセッサを装備している。これらの周辺装置を動
作させるためには、中央コンピュータの設定した共通デ
ータプロトコルまたは書式に従って、中央コンピュータ
と通信できるようにする必要がある。

コンピュータが周辺装置と選択的に通信できるようにす
るために、周辺装置の各々に独自のアドレスを割当てる
のが普通である。コンピュータからのデータストリーム
またはメツセージは、周辺装置に宛てたメツセージとシ
ンクビットおよびパリティビットと共に、そのメツセー
ジの宛先である周辺装置のアドレスを含んでいる０周辺
装置は送られて来たデータの処理またはそれに対する作
用を終えた後、メツセージをコンピュータに戻すが、そ
の中に適当なデータおよびシンクビットと共に該メツセ
ージを発信した周辺装置のアドレスも含まれる。

コンピュータを周辺装置と通信させるために、各周辺装
置にインタフェースを設け、コンピュータから受信した
メツセージの書式を周辺装置のマイクロプロセッサで処
理可能な書式に変更するのが普通である０周知のコンピ
ュータ・周辺装置インタフェースでは、コンピュータか
ら受信する第１メツセージフレームについて、そのメツ
セージが当該周辺装置に宛てたものかどうか、すなわち
受信メツセージのアドレス部分が周辺装置のアドレスで
あるかどうかをチエツクする。特定の周辺装置が多重ア
ドレスに応答しなければならない場合（または多重アド
レスを発信しなければならない場合）、インタフェース
は可能性のある周辺装置アドレス全部（普通は７つまで
）に受信アドレスを突合せて点検しなければならず、相
当の時間を要する。

その上、従来の付属装置では、コンピュータからのメツ
セージが該装置向けのものであり、周辺装置からコンピ
ュータへの応答を行わねばならないと判断した後、出力
フレーム毎に２バイトの情報、すなわちデータ用に１つ
のバイトと周辺装置アドレス用に第２のバイトを提供し
なければならない、その周辺装置と関連するマイクロプ
ロセッサがアドレスをセーブ、再生すると共に出力フレ
ーム毎に２回書込み動作を行わねばならないため不利で
ある。

また、アドレスされた周辺装置からコンビエータへのメ
ツセージのフレームが多重フレームメツセージの最終フ
レームである場合、従来のインタフェースのマイクロプ
ロセッサは送信中のデータのトラックを辿って、最終フ
レームを送信中であることを判定し、周辺装置のアドレ
ス情報を送信する代わりに、メツセージ終了区切り文字
（通常は２進１１１または）の３ビツトアドレス）を送
信しなければならない。

従来の周辺装置インタフェース回路が１００個にも及ぶ
集積回路を基板に装着して成る大型で高価なものになっ
ていたのは、上記のような要件によるところが大きい、
そのため、複数種類の周辺装置を中央コンピュータに接
続する際に使用されるインタフェースを庶価で小型化さ
れたものとし、しかも周辺装置のロジックをコンピュー
タのプロトコールに一致させることができるインタフェ
ースが必要とされている。

（発明の目的） 従って本発明の目的は、周知の周辺装置インタフェース
回路に比べて低コストで構造の簡単な上記形式のインタ
フェースを提供することである。

本発明の別の目的は、周辺装置とコンピュータ間のデー
タ通信を簡単にし、スピードアップできる上記形式のイ
ンタフェースを提供することである。

本発明のさらに別の目的は、構造が簡素化されて、従っ
て庶価なマイクロプロセッサと共に機能し得る上記形式
の周辺装置インタフェースを提供することである。

本発明のさらに別の目的は、複数の周辺装置アドレスに
応答するのに使用し得る上記形式の周辺装置インタフェ
ースを提供することである。

〔課題を解決するための手段〕

以上の目的を達成するために、本発明の周辺装置インタ
フェースはコンピュータより受信したメツセージからア
ドレスビットを分離し、分離したアドレスとそれ自身の
アドレスを比較する手段を含んでいる０分離メツセージ
をセーブし、受信アドレスと周辺装置のアドレス（また
は複数アドレスの中の１つ）との間に一致が検出された
場合に限って、該分離メツセージを戻りメツセージの一
部としてコンピュータに戻す。

上記の目的の他、以下の説明から明らかとなるモの他の
目的を達成するために、本発明は実質的に特許請求の範
囲の項に定義し、添付図面を参照しながら次に行う説明
に記載したような周辺装置インタフェースに係る。

第１図は本発明の制御装置またはインタフェース回路の
一応用例を示す、この中に示されるように、全体として
参照番号１０で示される本発明のインタフェースは、中
央コンピュータ（不図示）と端末、プリンタ等（特に図
示せず）の周辺装置と関連するホストマイクロプロセッ
サ１２との中間に接続されるものである。この時の中央
コンピュータとして、１８Ｍ５２５０プロトコルで１８
Ｍ二軸バスまたはケーブルから周辺装置にデータを送る
ＩＢＭコンビ二一タを用いることができる。また、典型
的なデータ通信網において、それぞれが固有のマイクロ
プロセッサとインタフェースを有する複数種類、通常は
７ｆ！類までの周辺装置全部を両方向性データ通信用に
コンビエータと接続するものとする。

図示のように、インタフェース１０はケーブル１４を介
してコンピュータと接続される。このケーブルとして上
述のように１８Ｍ二軸ケーブルが使用される。スタティ
ックＲＡＭ１６がマイクロプロセッサ１２とインタフェ
ース１０の他、システムバス１８にも接続される。従来
形式の任意論理回路２０がＲＡＭ１６に対して信号を与
えると共に、マイクロプロセッサ１２と信号の授受を行
なう、やはり従来形式のアドレスダイオード論理回路２
２が、システムバスからのアドレス信号および制御信号
を復号して、任意論理回路に読出し・書込み信号を与え
る。従来の方法によりケーブル１４趙しにコンピュータ
と周辺装置の間でマイクロコンピュータ１２を介して通
信が行われる。コンピュータと周辺装置の間のデータ通
信はコンピュータと関連するプロトコルで行われ、両方
向性通信であるが、一方向においてのみ一定時間に通信
が行われる。すなわち、コンピュータから特定の周辺装
置にメツセージが送られた後、周辺装置がそれに応答し
てメツセージをコンピュータに送る。コンピュータが特
定の周辺装置に宛ててメツセージを送った時、その他の
周辺装置はそのメツセージに応答してはならない、メツ
セージの３ビツトアドレスと自身のアドレス（または自
身のアドレスの中の１つ）との間に一致性を見出した周
辺装置は、応答する際に出力メツセージの中に同じ３ビ
ツトアドレスを入れねばならない。

これによって、コンピュータが何らかの形で点検とアド
レスの検査を行えるようにするためである。

ここに記載する本発明の一実施態様では、コンピュータ
（インタフェース１０はそれと共に動作するように設計
されている）が、第６図に示したプロトコルまたは書式
でメツセージを送信する。

第６図に示される通り、各メツセージは５ビツト分の同
期部分と３ビツト分のフレーム同期部分とを含んでおり
、これらの部分でメツセージの送信開始シーケンスを構
成する。フレーム同期部分の次にシンクビットが続き、
その次に時間的順序で８ビツトのデータ／命令語、３ビ
ツトのアドレス、パリティビット、３ビツトのゼロ充填
と続く。

コンピュータは第６図のような書式のメツセージを、同
じ通信網の中にある任意の周辺装置に送（ｇすることが
できる。それぞれの周辺装置が独自のアドレスによって
同定されており、メツセージを宛てる特定周辺装置の選
択はメツセージの中に含まれる特定の３ビツトアドレス
によって行われる０本発明のインタフェース１０の機能
は、中央コンピュータと周辺装置のホストマイクロブロ
セッサとの間の通信を、特にコンピュータから受信した
メツセージから獲得されるアドレス情報の処理方法、お
よび周辺装置からコンピュータへ送られるメツセージの
中ヘアドレスデータを挿入する方法に関して簡単にする
ことである。

第２図に示すように、本発明のインタフェース１０は、
受信ブロック２４と送信ブロック２６とマイクロプロセ
ッサインタフェースブロック２８とから成る。受信ブロ
ック２４がディジタルフィルタ３０においてデータ信号
ＲＸを受信すると、ディジタルフィルタ３０が従来の方
法で入力信号からノイズを除去または濾波する。

ディジタルフィルタ３０の出力がディジタル位相ロック
ループ兼制御回路３２に与えられる０回路３２は水晶発
振器３４から、ここでは１６ＭＨｚとして示す（第１図
）基準周波数信号も受信する。ディジタル位相ロックル
ープ３２が入力データストリームからクロックとデータ
を分離し、同期化されたクロックとデータを生成する。

ディジタル位相ロックループはいくつか周知となってお
り、何れも本発明の回路に使用することができる。ディ
ジタル位相ロックループ３２によって生成されたクロッ
ク・データパルスが受信ブロックのその他の部分に与え
られる。

ディジタルフィルタ３０の出力がフレーム同期・回線遊
休検出回路３６に与えられ、回路３６は入力メツセージ
の中で先行するビット同期の部分は無視しながらフレー
ム同期ビットを検出し、ディジタル位相ロックループ３
２に濾波された入力信号を与える。受信制御兼ゼロ除去
論理回路３８がフレーム同期検出器３６の出力を受信す
る０回路３８については後に第７図を参照して詳述する
ことにする０回路３６はまた、回線でメツセージ活動が
行われていない時にこれを検出し、制御回路３８に対し
回線遊休信号を生成する。受信制御回路３８は後述する
ようにメツセージの各種細区分または部分を識別して、
メツセージのフレーム同期部分、データアドレス部分、
パリティ部分を判定し、メツセージに対応するアドレス
およびパリティビットが発生した時に、アドレスタイム
信号とパリティ信号を後述のように生成する。

制＃ｉｊ埋回路３８で生成されたアドレスタイム信号が
１１ステージ受信シフトレジスタ４２に与えられ、その
中にメツセージの中の８つのデータビットと３つのアド
レスビットが記憶される。受信メツセージの中の３つの
アドレスビットは分離されて当初レジスタ４２に記憶さ
れた後、現在アドレスレジスタ４４に伝送されてそこに
記憶される。

本発明によると、上記のようにコンビエータより受信し
た入力メツセージから分離した３ビツトアドレスがコン
ピュータに戻されるのは、本発明のインタフェース回路
と関連する周辺装置が受信メツセージに応答する必要の
ある場合、すなわち受信後分離した３ビツトアドレスと
インタフェース回路のマイクロプロセッサインタフェー
スブロック２８に含まれるアドレス選択レジスタ４６に
記憶されている、周辺装置のアドレスまたはアドレスの
１つとが一致した場合に限られる。また本発明の好適な
実施態様によると、アドレス選択レジスタ４６の中に周
辺装置の１つまたはそれ以上の基準アドレスの書込みも
行われる。

その中に含まれる複数の付属装置または周辺装置が、各
々その独自アドレスをアドレス選択レジスタに記憶させ
ているデータ通信網において、これらの周辺装置の１つ
に宛ててコンピュータが発信したデータメツセージを各
周辺装置が受信する。第２図に示したような本発明のイ
ンタフェース回路を有する周辺装置がそれぞれそのメツ
セージを受信するが、応答するのはメツセージの宛て先
となった周辺装置のみである。全てのインタフェース回
路が受信メツセージから３ビツトアドレスを分離し、こ
れをそれぞれの現在アドレスレジスタに記憶させる。し
かし分離した３ビツトアドレスは周辺装置の中の１つ、
すなわちメツセージを送りたい周辺装置としか一致しな
いため、その周辺装置がコンピュータへの戻りメツセー
ジの送信を開始する。ここで重要な点として、また先行
技術と対比される点として、受信メツセージから分離し
てアドレス周辺装置のインタフェース回路の現在アドレ
スレジスタ４４に記憶させたアドレス情報が提供される
ため、周辺装置と関連するマイクロプロセッサは出力メ
ツセージに対してアドレス情報を提供する必要が全くな
い。

第３図はアドレス認識回路を第２図より詳細に示したも
のであるが、この中に示されるように現在アドレスレジ
スタ４４に記憶された３ビツトアドレスがスリー・ツー
・エイト・ライン・エンコーダ４８の人力に印加され、
エンコーダ４８は３ビツトアドレスを７ビツトアドレス
信号に変換する０次にその信号が第４図に詳細に示す７
ビツト比較器５０の７ビツト（ＡＯ〜ＡＳ）に印加され
、アドレス選択レジスタ４６の内容と比較される。この
ため、比較器５０は他の入力列ＢＯ〜Ｂ６においてレジ
スタ４６からの受信を行う、比較器５０において対応す
るビットＡとＢの間に合致が検出されると、アドレス合
致信号が比較器出力に生成される。

本発明の変更例では、比較結果を周辺装置のマイクロプ
ロセッサで読出し、コンピュータルーチンの中で基準ア
ドレスが使用される適当なソフトウェアの制御下で、マ
イクロプロセッサが前記読出しアドレスと周辺装置のア
ドレスの突合せ比較を行うようにしても良い、基準アド
レスと受信メツセージから分離したアドレスとの比較結
果が肯定的であり、比較器５０でアドレス合致信号が生
成されると、その情報が関連マイクロプロセッサに与え
られる。

入力メツセージから分離したアドレスと記憶アドレスと
の比較結果が上述のように肯定的であった場合、関連周
辺装置は受信したメツセージフレームのデータ部分（ビ
ットＤＯ〜Ｄ７）を分析して然るべく応答する。すなわ
ち、周辺装置のマイクロプロセッサが入力メツセージを
受信して後に、それを分析して入力データに関する適当
な動作、例えばコンピュータへのメツセージ返還を行う
のである。

これに対して比較結果が否定的であった場合、周辺装置
のマイクロプロセッサは該周辺装置のアドレスが含まれ
ているかもしれない新しいメツセージをコンピュータか
ら受信するまでメツセージ全体を無視する。

再びアドレスの比較結果が肯定的であった場合に戻ると
、アドレス合致信号が割込み状態レジスタ５２にアドレ
ス合致ビットを入れ、レジスタ５２は割込み制御回路５
４に割込み信号ｌＮＴｌまたはＩＮＴ２をマイクロプロ
セッサに向けて発信させる０割込み信号がマイクロプロ
セッサに受信されると、その時周辺装置マイクロプロセ
ッサで実行中の手続きまたはルーチンを中断させて、マ
イクロプロセッサのソフトウェア制御に従ってマイクロ
コンピュータにコンピュータからの受信メツセージに対
する応答を行わせる。このメツセージは肯定的アドレス
比較モードにより、特定周辺装置に宛てられたものであ
る。

本発明のインタフェース回路の受信ブロック２４の説明
に戻ると、入力メツセージフレームからのデータビット
ＤＯ〜Ｄ７を入力メツセージフレームから取出して、図
では受信ＰＩＦ０５８として示した２レベルバツフアレ
ジスタの一方のレベルに記憶させる。受信データビット
がバス６０およびバス６１と人出力バッフ１６３を介し
てマイクロプロセッサに与えられる。受信制御論理回路
３８も受信フレームからのパリティビットをパリティ点
検フレーム点検回路６２に与え、回路６２が入力バリテ
ィビットと内部生成されるパリティビット（受信シフト
レジスタ４２から）を比較して入力メツセージフレーム
の有効性を判定する。パリティ回路６２で行ったパリテ
ィ点検の結果が受信状態レジスタ６４に記憶される。レ
ジスタ６４に記憶されるビットはバス６１を経由してマ
イクロプロセッサ１２に送られる。

インタフェース回路の送信ブロック２６の機能は、フレ
ームまたはメツセージを第６図に示すような受信メツセ
ージフレームと同じプロトコルまたは標準を有するコン
ピュータ向は送信用フレームまたはメツセージに構成し
直すことである。この目的でマイクロプロセッサ１２は
、ここでは３つとして示す所要数または所要計数値のゼ
ロ充填ビットをバス６０，６１からゼロ充填レジスタ６
６に送る。その計数値を用いてゼロ充填論理回路６８に
内蔵されたカウンタを始動すると、カウンタはカウント
ダウンした後転送シフトレジスタ７０にゼロ充填ビット
を転送する。

シフトレジスタはまた、アドレスされた周辺装置からコ
ンピュータへ送られるメツセージの中に入る８つのデー
タビットも受信する。これらのデータビットはマイクロ
プロセッサ１２からバッファ６３とバス６０，６１を介
して転送バッファ７２に転送されたものであり、該転送
バッファ７２から転送シフトレジスタフＯに対して転送
メツセージフレームの中に入るデータビットが与えられ
る。

転送制御回路７４は第２図に関連して詳述するような手
続きを遂行して、所要のフレーム同期ビット、シンクビ
ットおよびパリティビットを生成するパリティ・フレー
ム生成回路７６を制御する。転送制御回路はまた２ビツ
ト転送状態レジスタ７８に状態ビットを送り、レジスタ
７８はその情報を記憶すると共に、マイクロプロセッサ
にそれを伝えて、回路がコンピュータに対して新しいメ
ツセージを送信する態勢になったことを知らせる。

現在アドレスレジスタ４４の出力（周辺装置の３アドレ
スビツト）とシフトレジスタフ０の出力（ゼロ充填ビッ
トとデータビット）とパリティ・フレーム生成回路７６
の出力（フレーム同期ビット、シンクビット、パリティ
ビット）とがマルチプレクサ７８において結合される。

これによってゼロ充填データを含む所望書式のメツセー
ジが形成されて、マンチェスタエンコーダ８０の入力に
利用される。エンコーダ８０はビット転送速度ゼネレー
タ８２から計時信号またはクロック信号を受信し、ゼネ
レータ８２は水晶発掘器３４からクロック信号を受信す
る。エンコーダ８０の出力が転送可タイミング兼制御回
路８４に転送され、回路８４はマンチェスタエンコーダ
８０から受信した符号化信号から真のメツセージ信号Ｔ
Ｘと遅延された逆メツセージ信号ＤＴＸを生成すると共
に、第１図に示すケーブル１４の駆動装置を解除する許
可信号ＴＸＥＮを生成することにより、ケーブル１４を
通ってコンピュータへデータメツセージの送信が行える
ようにする。

次に第５図は、転送制御回路フ４が行う制御シーケンス
を、周辺装置からコンビエータヘデータメッセージを転
送する場合に関連して流れ図の形式で示したものである
。第５図では、状態（または２〜３の状態をまとめたも
の）に′Ｓ”の標識を付けて示しており、状態の中には
２方向の分岐（決定）をもつものがあって、ここでは入
力条件を点検して次の状態を判定する。

ＳＯは遊休状態である。この状態からは２つの矢が出て
いるため、これは意志決定状態である。

点検される入力条件は「データ使用可能」　（外部マイ
クロプロセッサが新しいデータの供給を終えているため
データを送信できることを意味する）である、データが
使用可能であればＳＯに進むＣ次の状態も現在の状態と
同じになり、転送制御回路はデータが使用可能かどうか
の点検を続けることを意味する）、この状態は１クロツ
クの長さである。

Ｓｌはｌを５個転送する状態である。転送開始またはビ
ット同期シーケンスの５個の１がこの状態で転送される
。この状態は５クロツクの長さである。５２はフレーム
同期パターン転送状態であり、この状態で転送開始シー
ケンスのフレーム同期パターンが転送される。この状態
は３クロツクの長さである。Ｓ３はシンクビット転送状
態であり、この状態でシンクビット（１）が転送される
。この状態は１クロツクの長さである。

Ｓ４はデータ転送状態である。この状態で８つのデータ
ビット（Ｄｏ〜Ｄ））が転送される。最後のデータビッ
ト（Ｄ７）の終了後に、使用可能なデータに基いて次の
状態が決定される。それ以上のデータが使用可能な場合
は現在アドレスレジスタ４４の３ビツトが転送される。

それ以上のデータが使用可能でない場合には、メツセー
ジ終了（２１１）信号が転送される。この状態は８クロ
ツクの長さである。それ以上のデータが使用可能でない
場合は、Ｓ５ａの状態に進む、この状態はメツセージ終
了（１１１）転送状態であり、ここで１１１パターンが
転送される。Ｓ５ａ状態は３クロツクの長さである。

次にシーケンスは、フレームのパリティビットを連送す
るパリティ転送状態であるＳｅａの状態に進む、この状
態は１クロツクの長さである０次の状ｆｉは、フレーム
の３つのゼロビットを転送する３ゼロピツト転送状態と
してのＳフａである。

この状態の完結時にシーケンスはＳＯの状態に戻り、プ
ロセス全体の反復が行われる。Ｓ７ａの状態は３クロツ
クの長さである。

他方、コンピュータに対してそれ以上のデータを転送し
得る場合は、状態Ｓ４からのシーケンスが３５ｂの状態
に進む、ｓｓｂは現在アドレス転送状態であり、現在ア
ドレスレジスタ４４の３ビツトが転送される。この状態
は３クロツクの長さである。

次の状態はフレームのパリティビットを転送するパリテ
ィ転送状態であるＳ６ｂの状態に進む。

この状態は１クロツクの長さである。Ｓ７ｂはフレーム
の３つのゼロピットをフレーム間ゼロ充填ビットと共に
転送するゼロビット転送状態である。この状態の完結時
にルーチンまたはシーケンスが３３の状態に進み、次の
フレームを転送する。この状態の長さは３＋クロツク数
であり、転送されるゼロ充填ビットの数に応じて決まる
。

第７図に示すように、受信制御回路３８はフレーム同期
検出回路３６からそのＣＬＫ人力にフレーム同期検出信
号を受信するインプログレスフリップフロップ８６を含
む、フリップフロップは回路３６からその逆ＣＬＲ入力
に回線遊休信号を受信すると共に、そのＤ入力に論理“
１”も受信する。フリップフロップ８６のＱ端子からの
出力はインプログレス信号である。

受信制御回路３８にはこの他にディジタル位相ロックル
ープ３２からデータ受信信号およびクロック受信信号を
受信するシンクビット検出フリップフロップ８８も含ま
れる。データ受信信号はフリップフロップ８８のＤ入力
に、クロック受信信号はＣＬＫ入力に与えられる。フリ
ップフロップ８８のＱ端子からの出力はシンクビット検
出信号である。

フリップフロップ８８からのインプログレス信号とフリ
ップフロップ８８からのシンクビット検出４３号がビッ
トカウンタ９０の許可入力とクリア入力にそれぞれ印加
される。ビットカウンタ９０はそのＣＬＫ人力において
クロック受（ｉ信号も受信する。カウンタの出力がデコ
ーダ９２に印加される。デコーダ９２はビットカウンタ
９０の出力を受信して復号化し、アドレスタイム信号、
パリティタイム信号、ゼロタイム信号を生成する。ゼロ
タイム信号はフリップフロップ８８の逆ＣＬＲ端子に印
加される。

フリップフロップ８６はフレーム同期ビットの検出と同
時にカウンタ９０を解除するインプログレス信号を生成
する。フレーム同期ビットはメツセージパケット受信プ
ロセス中に発生するものである。メツセージが終了した
り、回線上にメツセージ活動が無くなった時、回線遊休
信号がフリップフロップ８６をクリアしてインプログレ
ス信号を分離する。フリップフロップ８８で生成された
シンクビット検出信号が新しいメツセージフレームの開
始を示すものとしてビットカウンタ９０をクリアし、ビ
ットカウンタ９０に最初の計数値からの計数を開始させ
る。

受信メツセージフレーム内のビット数を計数するカウン
タ９０の計数動作はシンクビットの検出時に開始される
。ゼロタイム信号が生成される１３の計数値に達するま
で、ビットカウンタ９０のシンクビット計数が継続され
る。ゼロタイム信号は前にも触れたように、フリップフ
ロップ８８の逆ＣＬＲ端子に印加されてビットカウンタ
９０のＣＬＲ端末からシンクビット検出信号を分離する
と共に、ビットカウンタ９０に新しいフレームシンクビ
ットが検出させるまで計数を停止させる。

ビットカウンタ９０が１から８まで計数する問に、イン
タフェース受信機はメツセージフレームの８つのデータ
ビットＤＯ〜Ｄフを受信している。カウンタ９０　Ｍ　
９、ｔｏ、ｔｔと計数する間に受信機はアドレスビット
ＡＯ〜Ａ２を受信する。計数値１２では受信機がパリテ
ィビットＰを受信するパリティタイムとなる。１３を計
数するのはゼロタイムとなる。このため、ビットカウン
タ９０の計数値がデコータ９２において復号化され、デ
コーダ９２は検出計数値が９または１０または１１の場
合にはアドレスタイム信号を、計数値１２の場合にはパ
リティタイム信号を、計数値１３の場合にはゼロタイム
信号を生成する。

計数値が１から８までの間はデコーダ９０から信号が生
成されないため、８つのデータビットが受信シフトレジ
スタ４２の８ビット部分に転送される０次の３つの計数
中に生じるアドレスタイムでは、上述のように３つのア
ドレスビットが転送されて受信シフトレジスタ４２のそ
の他の３ビット部分に記憶される。パリティタイム信号
がパリティ点検回路６２に与えられて、上述のようにゼ
ロタイム信号がフリップフロップ８８に戻されることに
より回路３８においてゼロ分ｍ論理機能が実行される。

［発明の効果］ 本発明の好適実施態様に関する以上の説明から分かるよ
うに、本発明の周辺装置インタフェースはコンピュータ
と周辺装置との間の通信を改善することができる。また
、特許請求の範囲に示した本発明の精神と範囲から逸脱
しない限り、記載の実施態様に変更を加えることができ
ることも理解されよう、４、図面の簡単な説明 第１図は本発明のインタフェースの応用例を示す略構成
図である。

第２図は本発明の一実施態様による周辺装置インタフェ
ースを示す略構成図である。

第３図は第１図のインタフェースのアドレス認識回路を
示す構成図である。

第４図は第３図の比較器の略論理図である。

第５図は第１図のインタフェースの転送１１１ａ部を示
す流れ図である。

第６図は本発明の周辺装置インタフェースによつて処理
し得る典型的なコンピュータメツセージ書式を示す図で
ある。

第７図は茅１図の周辺装置インタフェースの受信制御兼
ゼロ除去論理回路を示す略構成図である。

１０−・・インタフェース、 １２−・・ホストマイクロプロセッサ、１４−・・ケー
ブル、 １６−・・スタティックＲＡＭ。

１８・・・システムバス、 ２０・・・任意論理回路、 ２２−・・アドレスダイオード論理回路、２４−・・受
信ブロック、 ２６・・・送信ブロック、 ２８・・・マイクロプロセッサインタフェースブロック
、 ３０・・・ディジタルフィルタ、 ３２・・・ディジタル位相ロックループ兼制御回路、３
４・・・水晶発振器、 ３６・−フレーム周期・回線遊休検出回路、３８−・・
受信１１１１ｍ兼ゼロ除去論理回路、４０・・・受信シ
フトレジスタ、 ４２−・・当初レジスタ、 ４４−・・現在アドレスレジスタ、 ４６−・・アドレス選択レジスタ、 ４　Ｂ−・・スリー・ツー・エイト・ライン・エンコー
ダ、 ５０−７ビツト比較器。

５２　・・・割込み状態レジスタ、 ５４−・・割込み制御回路。

５８−・・受信Ｆ［ＦＯｌ ６０・・・パス、 ６１・・拳バス、 ６２・・・パリティ−点検フレーム点検回路、６３・・
・入出力バッファ、 ６４・・・受信状態レジスタ、 ６６・・・ゼロ充填レジスタ、 ６８・・・ゼロ充填論理回路、 ７０・・・転送シフトレジスタ、 ７２・・・転送バッファ、 ７４・・・転送制御回路、 フロ・・・フレーム生成回路、 フ８・・・転送状態レジスタ（マルチプレクサ）、８０
・・φマンチェスタエンコーダ、 ８２・・・ドツト転送速度ゼネレータ、８４・・・転送
可タイミング兼制御回路、８６・・・インプロダレスフ
リップフロップ、８８・・・シンクビット検出フリップ
フロップ、９０・・・ビットカウンタ、 ９２・・・デコーダ。

特許出願人　スタンダード　マイクロ ＦＩＧ、３ ７ビツト比較器の論理口 ＦＩＧ、５ ＦＩＧ、７ 手続補正書（方式） 平成　１年　４頃へ７日

Claims (1)

1. 【特許請求の範囲】 １）それぞれに独自のアドレスを割当てた複数の周辺装
   置の１つとコンピュータとの間のデータ通信を容易化す
   るために使用されるインタフェースであって、コンピュ
   ータから前記周辺装置の１つに送信されるデータメッセ
   ージが該データメッセージの宛先である周辺装置と一意
   的に関連するアドレスデータを含んでおり、前記インタ
   フェースが受信したデータメッセージからアドレスデー
   タを受信、分離するための手段と、独自の周辺装置アド
   レスを記憶する手段と、前記分離手段および前記周辺装
   置アドレス記憶手段に連結されており、分離されたアド
   レスデータと前記周辺装置アドレスの比較を行う手段と
   、前記分離アドレスデータが記憶されている周辺装置ア
   ドレスと所定の関係を有している場合には前記比較結果
   に応答して該周辺装置に対し受信データメッセージに応
   答するように指令する手段とを含んで成るインタフェー
   ス。 ２）分離したアドレスデータを記憶する手段と、前記比
   較手段が前記分離アドレスデータと記憶した周辺装置ア
   ドレスとの間に前記所定の関係を検出した時に、周辺装
   置から送信されるメッセージデータと記憶したアドレス
   データとを結合するように前記分離アドレスデータ記憶
   手段に連結されている手段とをさらに含んで成る請求項
   １に記載のインタフェース。