JP4098410B2 - 送受信兼用のレジスターを持つ直列インターフェース装置 - Google Patents
送受信兼用のレジスターを持つ直列インターフェース装置 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は直列インターフェース装置(Serial Interface Unit;SIU)に関するものであり、具体的には同一なシフトレジスター(Shift Register)を利用してデータ受信が可能な直列インターフェース装置に関するものである。
【0002】
【従来の技術】
直列インターフェース装置(Serial Interface Unit;SIU)というのは、互いに違う装置間に直列のデータを送受信するためのインターフェース装置である。直列インターフェース装置の使用例としてはCODEC(COderーDECoder)のインターフェースがある。
【0003】
図1は従来の直列インターフェース装置がDSPとCODEC間に使用された例を示す図面であり、図2は従来の直列インターフェース装置の内部構成を詳細に示す図面である。
【0004】
図1に図示されたように、DSP(Digital Signal Processor)100とCODEC300間に直列インターフェース装置200が位置して相互間にデータ送受信のためのインターフェースを遂行する。
【0005】
直列インターフェース装置200はCODEC300から直列データ(serial data)を受信し、これを並列データ(parallel data)に変換してデータバス130を通じてDSP100に提供する。又、直列インターフェース装置200はDSP100からデータバス130を通じて提供された並列データを直列データに変換してCODEC300に伝送する。そして、データ送受信が完了される毎始点ごとにインターラプト信号(CINT)を発生してDSP100に提供するので、DSP100はこれを認識させる。
【0006】
一方、DSP100は選択部110に直列インターフェース装置200を選択するための複数の制御信号を出力する。選択部110はDSP100から選択信号を提供してもらって、これをデコード(decode)して制御バス120を通じて選択制御信号111を出力して該当される装置を選択するようになる。
【0007】
従って、DSP100が直列インターフェース装置200を選択するための選択信号を出力すると、選択部110は直列インターフェース装置200に該当される複数の制御信号を出力するので、直列インターフェース装置200は動作ができるようになる。
【0008】
そして、直列インターフェース装置200がCODEC300とデータ送受信する時にはCODEC300からフレーム同期信号(Frame Sync Signal;Fsync)とシフトクロック(Shift Clock;Sftclk)を含む複数の制御信号を提供してもらってこれに依拠してデータ送受信動作を遂行する。
【0009】
前記のような直列インターフェース装置200はインターフェースのための複数のレジスターを具備しているし、データビット数によりレジスターのビット数が決定される。添付図面図2に従来の直列インターフェース装置の詳細回路図を図示した。
【0010】
図2に図示されたように、従来の直列インターフェース装置200は、大きく分けて、受信シフトレジスター(Receive Shift Register;RXSR)210と、受信目的レジスター(Receive Destination Register;RXDR)220と、伝送目的レジスター(Transmit Destination Register;TXDR)230と、伝送シフトレジスター(Transmit Shift Register;TXSR)240と、制御信号発生部250とを含んでいる。
【0011】
受信シフトレジスター210は外部から直列データを受信し、受信完了する時、これを受信目的レジスター220に提供しなければならない。受信目的レジスター220は読出制御信号rd_rxdの入力に応答して受信完了されたデータをデータバス130を通じてDSP100に提供する。
【0012】
伝送目的レジスター230は書込制御信号wr_txdの入力に応答してデータバス130を通じてDSP100からデータを入力してもらい、これは伝送シフトレジスター240に提供される。伝送シフトレジスター240は直列にデータを出力するようになる。
【0013】
そして、制御信号発生部250はクロック信号CLK、シフトクロックSftclk、フレーム同期信号Fsyncを提供してもらって該当される制御信号を該当レジスターに提供する。
【0014】
【発明が解決しようとする課題】
ところで、以上のような従来の直列インターフェース装置はインターフェースするようになる装置間に互いに別のクロックを使用する原因により送受信による各々のレジスターを使用しなればならない。それで、送信と受信による各々のレジスターを使用しなければならないので、直列インターフェース装置の大きさが増加される問題点があった。
【0015】
その上、処理されるデータビット数が増加される場合にはこれにより該当レジスターのビット数も増加するようになり、直列インターフェース装置の大きさがより増加される問題点があった。
【0016】
万一、データ送受信のために各々使用されたシフトレジスターを単一なシフトレジスターに代替し、この単一シフトレジスターを使用して直列データの送受信ができると、直列インターフェース装置の大きさを減少させることができる。又、処理されるデータビット数が増加しても該当されるデータビットに適合した単一シフトレジスターを使用すればよいので、直列インターフェース装置の大きさの増加は微少するようになる。
【0017】
従って、本発明の目的は上述した諸般問題点を解決するために提案されたものであり、直列データの送受信が可能な送受信兼用のレジスターを具備した直列インターフェース装置を提供することである。
【0018】
【課題を解決するための手段】
上述したような本発明の目的を達成するための本発明の特徴によると、第1装置及び第2装置の二つの装置間に直列データを送受信する直列インターフェース装置は、(a)書込制御信号wr_txdの入力に応答して前記第1装置よりデータバスを介してデータ伝送のための伝送データが貯蔵される伝送目的レジスターと、(b)データ伝送する時、前記伝送目的レジスターより前記伝送データを提供してもらって、データ伝送のための同期信号であるシフトクロックSftclkに同期して前記伝送データを出力し、同時に前記第2装置より受信データを入力してもらう直列入出力レジスターと、(c)前記シフトクロックSftclkに同期して前記直列入出力レジスターより前記伝送データを提供してらって、伝送する伝送レジスターと、(d)伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データを提供してもらって貯蔵し、読出制御信号rd_rxdの入力に応答して前記受信データをデータバスを介して前記第1装置に出力する受信目的レジスターと、(e)直列データの送受信動作による複数の諸般制御信号を発生する制御信号発生部を含み、前記伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データが前記受信目的レジスターに提供された後、前記伝送目的レジスターに貯蔵された伝送データが前記直列入出力レジスターに提供され、
前記制御信号発生部は(a)単位データを区分するためのフレーム同期信号Fsyncを入力してもらい、前記シフトクロックSftclkの入力に同期して半フレーム同期信号Hlf_Fsyncを出力する半フレーム同期信号発生部と、(b)前記半フレーム同期信号Hlf_Fsyncの入力によって、イネーブルされて入力されるクロック信号CLKをカウントし、各カウント結果により第1レジスター制御信号ldrd、第2レジスター制御信号ldtsの順に、第1レジスター制御信号ldrd及び第2レジスター制御信号ldtsを順次、出力するレジスター制御信号発生部と、前記シフトクロックSftclkを入力してもらって、カウントして単位データ送受信の完了によるインターラプト信号CINTを出力するインターラプト発生部を含み、直列入出力レジスターに受信された受信データが、前記第1レジスター制御信号ldrdの出力により前記受信目的レジスターに提供され、前記伝送目的レジスターに貯蔵された伝送データが、前記第2レジスター制御信号ldtsの出力により前記直列入出力レジスターに提供されることを特徴とする。
【0019】
この実施例において、直列入出力レジスターはシフトレジスターである。
【0020】
この実施例において、伝送レジスターは1ビットレジスターである。
【0022】
この実施例において、半フレーム同期信号発生部は、(a)シフトクロックに同期してフレーム同期信号を入力してもらって、出力するレジスターと、(b)レジスターの出力とクロック信号とを論理積(AND)演算してその演算結果を半フレーム同期信号として出力する論理回路を含む。
【0023】
この実施例において、インターラプト発生部は単位データに対応されたビット数を持つカウンターで構成される。
【0024】
この実施例において、レジスター制御信号発生部は単位データに対応されたビット数を持つカウンターで構成される。
【0025】
この実施例において、直列インターフェース装置は単一チップで形成される。
【0026】
以上のような本発明によると、直列入出力レジスターは伝送目的レジスターから伝送データを提供してもらって、伝送レジスターに1ビットずつ出力してデータを伝送し、データ伝送と同時に直列入出力レジスターは受信データを1ビットずつ入力してもらう。伝送データの伝送が完了されると、これと同時に受信データの受信も完了され、つづいて、直列入出力レジスターに受信されたデータは受信目的レジスターで提供され、該当装置に提供される。
【0027】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面を参照して詳細に説明する。
【0028】
図3は本発明の実施形態による送受信兼用のレジスターを持つ直列インターフェース装置の詳細回路図である。
【0029】
図3に図示されたように、本発明による新規な直列インターフェース装置400は大きくは受信目的レジスター410と、伝送目的レジスター420と、直列入出力レジスター430と、伝送レジスター440と、制御信号発生部450を含んで構成される。
【0030】
各レジスターは単位データビット数に対応されたビット数を持つレジスターである。要するに、単位データが8ビットの場合、各々8ビットレジスターで構成され、単位データが16ビットである場合、16ビットレジスターで構成される。特に、直列入出力レジスター430は直列入出力のためにシフトレジスターで構成され、伝送レジスター440は1ビットレジスターで構成される。
【0031】
前記のように構成された直列インターフェース装置400は二つの装置間にデータ送受信によるインターフェースを遂行する。データ送受信する時に二つの装置中、第1装置により書込制御信号wr_txd、読出制御信号rd_rxd及び直列インターフェース装置をイネーブルさせるための選択信号を提供してもらうようになる。そして、第2装置により直列データ送受信によるフレーム同期信号Fsync、シフトクロック(Sftclk)を提供してもらうようになる。そして、直列インターフェース装置400が搭載されるシステムから該当クロック信号CLKを提供してもらうようになる。
【0032】
前記のようないろいろな信号の入力に応答して直列インターフェース装置400が動作するようになり、各単位データ、要するに、8ビット、16ビット、32ビット、、、等の段位データの伝送が完了される始点で該当装置に単位データの送受信が完了されたことを知らせるためのインターラプト信号CINTを出力するようになる。
【0033】
再び、図3を参照してより具体的に各構成部分の動作を説明すると、次のようである。
【0034】
まず、伝送目的レジスター420は書込制御信号wr_txdの入力に応答して該当伝送データを提供してもらって貯蔵する。伝送目的レジスター420は制御信号発生部450で提供される第1レジスター制御信号ldtsの入力に応答して貯蔵された伝送データを直列入出力レジスター430に提供するようになる。
【0035】
つづいて、直列入出力レジスター430は伝送データをシフトクロック(Shfclk)のネガティブエッジ(negative edge)で伝送レジスター440に1ビットずつシフトして出力し、これと同時にデータ受信ラインDRXから受信データを入力してもらう。つづいて、伝送レジスター440はシフトクロック(Shfclk)のポジティブエッジ(positive edge)で入力してもらう1ビットデータをデータ送信ラインDTXに出力するようになる。
【0036】
前記のようなデータの直列送受信の動作による直列インターフェース装置400の各部分の動作によるタイミング図が添付図面図5に図示されている。
【0037】
図5に図示されたタイミング図の場合は単位データが8ビットの場合を図示したものである。例えば、直列入出力レジスター430は8ビットの伝送データを各々1ビットずつシフトクロック(Shfclk)のネガティブエッジで同期して1ビットずつ伝送レジスター440に提供する。同時に1ビットずつ受信データを入力してもらって、シフトするようになる。そして、伝送レジスター440は提供してもらう1ビットのデータをシフトクロック(Shfclk)のポジティブエッジで出力するようになる。このように、直列入出力レジスター430がシフトクロック(Shfclk)に同期してシフト動作を遂行して8ビットデータの送受信を完了するようになる。
【0038】
この時、制御信号発生部450はまず、受信目的レジスター410に第2レジスター制御信号ldrdを出力して、直列入出力レジスター430に受信完了された8ビットの受信データを入力してもらうようにする。続いて、第1レジスター制御信号ldtsを送信目的レジスター420に出力して、送信目的レジスター420に貯蔵された伝送データが直列入出力レジスター430に提供されるようにする。このように、8ビットデータの送信が完了されると、制御信号発生部450はインターラプト信号CINTを該当装置に出力してデータ送受信完了されたこをを知らせるようになる。従って、該当装置は受信目的レジスター410に読出制御信号rd_rxdを入力して受信されたデータを読出するようになる。
【0039】
一方、制御信号発生部450はクロック信号CLK、フレーム同期信号Fsync、シフトクロック(Shfclk)を提供してもらい、これに応答して第1、第2レジスター制御信号ldts、ldrd及びインターラプト信号CINTを発生するようになる。このような、制御信号発生部450を構成した一例として詳細回路図が添付図面図4に図示されている。
【0040】
図4に図示されたように、制御信号発生部450は大きく半フレーム同期信号発生部453と、レジスター制御信号発生部455と、インターラプト発生部454で構成される。
【0041】
半フレーム同期信号発生部453はシフトクロック(Shtclk)に同期してフレーム同期信号Fsyncを入力してもらって出力する1ビットのレジスター451と、レジスター451の出力と、フレーム同期信号Fsyncを論理積(AND)してその結果を半フレーム同期信号(Hlf_Fsync)に出力する論理回路452を含んで構成される。レジスター451はフリップフロップ(flip−flop)で構成ができるし、論理回路452はアンドゲート(AND gate)で構成できる。
【0042】
インターラプト発生部454は単位データのビット数に対応されたカウンターで構成可能である。要するに、単位データが8ビットであると、3ビットカウンターに、16ビットの場合、4ビットカウンターで構成可能である。それで、単位データが8ビットである場合、シフトクロックShfclkが八回入力されると、インターラプト信号CINTを出力するようになる。
【0043】
そして、レジスター制御信号発生部455は半フレーム同期信号(Hlf_Fsync)の入力により、イネーブルされ、入力されるクロック信号CLKをカウンターし、各カウンター結果により第1及び第2レジスター制御信号ldts、ldrd中、該当信号を出力するようになる。レジスター制御信号発生部455はカウンターで構成ができるし、インターラプト発生部454を構成するカウンターと同一なビット数を持つカウンターを使用して構成が可能である。特に、レジスター制御信号発生部455はイネーブルされる区間で順次的に第1及び第2レジスター制御信号ldts、ldrdを発生するようになる。要するに、第2レジスター制御信号ldrdは入力されるクロック信号CLKの2,3,4番目クロック区間で発生され、第1レジスター制御信号ldtsは入力されるクロック信号CLKの4,5,6番目クロック区間で発生される。
【0044】
図5に図示されたように、第1及び第2レジスター制御信号ldts、ldrdはフレーム同期信号Fsyncと、半フレーム同期信号Hlf_Fsyncが有効な区間で発生される。従って、直列入出力レジスター430に受信された受信データが受信目的レジスター410に提供され、つづいて、送信目的レジスター420に貯蔵された伝送データが直列入出力レジスター430に提供される。
【0045】
以上のように、直列インターフェース装置400は直列入出力レジスター430を利用してデータ送信動作を遂行しながら、同時にデータの受信動作も遂行することができるようになる。
【0046】
【発明の効果】
以上のような本発明によると、単一のシフトレジスターを使用してデータ送受信動作を遂行するようになるので、直列インターフェース装置に具備されるレジスターの大きさを減少させる効果がある。その上に処理されるデータの基本単位が8ビット、16ビット、32ビット、、、等で増加される場合に従来の直列インターフェース装置は送受信による各々のシフトレジスターを使用しなければならないので、直列インターフェース装置に具備されるレジスターの大きさが急激に増加されたが、本発明によると、このような問題点を最小化されることができるようになる効果がある。
【図面の簡単な説明】
【図1】 従来の直列インターフェース装置がCODECインターフェースに使われた例を示す図面である。
【図2】 従来の直列インターフェース装置の内部構成を詳細に示す図面である。
【図3】 本発明の実施形態による送受信兼用のレジスターを持つ直列インターフェース装置の詳細回路図である。
【図4】 図3に図示された制御信号発生部の一例としての詳細回路図である。
【図5】 本発明の直列インターフェース装置の動作による重要部分のタイミング図である。
【符号の説明】
100:DSP
110:選択部
120:制御バス
130:データバス
200:直列インターフェース装置
300:CODEC
Claims (7)
- 第1装置及び第2装置の二つの装置間に直列データを送受信する直列インターフェース装置において、(a)書込制御信号wr_txdの入力に応答して前記第1装置よりデータバスを介してデータ伝送のための伝送データが貯蔵される伝送目的レジスターと、(b)データ伝送する時、前記伝送目的レジスターより前記伝送データを提供してもらって、データ伝送のための同期信号であるシフトクロックSftclkに同期して前記伝送データを出力し、同時に前記第2装置より受信データを入力してもらう直列入出力レジスターと、(c)前記シフトクロックSftclkに同期して前記直列入出力レジスターより前記伝送データを提供してらって、伝送する伝送レジスターと、(d)伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データを提供してもらって貯蔵し、読出制御信号rd_rxdの入力に応答して前記受信データをデータバスを介して前記第1装置に出力する受信目的レジスターと、(e)直列データの送受信動作による複数の諸般制御信号を発生する制御信号発生部を含み、前記伝送データの直列伝送完了及び受信データの直列受信完了する時に前記直列入出力レジスターから受信データが前記受信目的レジスターに提供された後、前記伝送目的レジスターに貯蔵された伝送データが前記直列入出力レジスターに提供され、
前記制御信号発生部は(a)単位データを区分するためのフレーム同期信号Fsyncを入力してもらい、前記シフトクロックSftclkの入力に同期して半フレーム同期信号Hlf_Fsyncを出力する半フレーム同期信号発生部と、(b)前記半フレーム同期信号Hlf_Fsyncの入力によって、イネーブルされて入力されるクロック信号CLKをカウントし、各カウント結果により第1レジスター制御信号ldrd、第2レジスター制御信号ldtsの順に、第1レジスター制御信号ldrd及び第2レジスター制御信号ldtsを順次、出力するレジスター制御信号発生部と、前記シフトクロックSftclkを入力してもらって、カウントして単位データ送受信の完了によるインターラプト信号CINTを出力するインターラプト発生部を含み、直列入出力レジスターに受信された受信データが、前記第1レジスター制御信号ldrdの出力により前記受信目的レジスターに提供され、前記伝送目的レジスターに貯蔵された伝送データが、前記第2レジスター制御信号ldtsの出力により前記直列入出力レジスターに提供されることを特徴とする送受信兼用のレジスターを持つ直列インターフェース装置。 - 前記直列入出力レジスターはシフトレジスターであることを特徴とする請求項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
- 前記伝送レジスターは1ビットレジスターであることを特徴とする請求項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
- 前記半フレーム同期信号発生部は、(a)前記シフトクロックShtclkに同期して前記フレーム同期信号Fsyncを入力してもらって、出力するレジスターと、(b)前記レジスターの出力と前記フレーム同期信号Fsyncとを論理積(AND)演算してその演算結果を前記半フレーム同期信号Hlf_Fsyncとして出力する論理回路を含むことを特徴とする請求項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
- 前記インターラプト発生部は単位データに対応されたビット数を持つカウンターで構成されることを特徴とする請求項項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
- 前記レジスター制御信号発生部は単位データに対応されたビット数を持つカウンターで構成されることを特徴とする請求項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
- 前記直列インターフェース装置は単一チップで形成されることを特徴とする請求項1に記載の送受信兼用のレジスターを持つ直列インターフェース装置。
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