JPH11504741A - 送信パケットを重ねることによりインタフェース上の待ち時間を短縮するための方法および装置 - Google Patents

Abstract

(57)【要約】 チップ間通信バスの送信端に構成される注文製作の回路が、チップ間通信バスを介して制御パケットを伝送するために必要なクロックサイクル数を減らす。パケットのトランズアクション処理のプロトコルは、チップ間バス上を送られる連続した指令ワード相互の間の関係に基づかせる。これにより、パケット境界の連続したワードに同じデータが入っている場合には、このデータは単一のクロックサイクル内に受信チップが別々の指令ワードとして記憶（セーブ）することができる。これは、新しいパケットが開始されるたびに同期信号を発生することにより、なしとげることができる。好ましい実施例では、統計的に優勢であることがわかっているパケットの最初のワード、最後のワードの一方または両方に対するビットパターンを故意に並置することにより、連続した指令ワードが同じ情報をそなえる確率を大きくする。

Description

【発明の詳細な説明】 送信パケットを重ねることによりインタフェース上の待ち時間を短縮するため の方法および装置 発明の背景 発明の分野 本発明はチップ間バス上でデータを伝送するためのクロックサイクルの総数を 減らすための方法および装置に関するものである。関連技術の説明 たとえば母板（マザーボード）上のチップ間で制御情報および同期情報を伝送 するために、比較的小さなチップ間バス（たとえば、４ビットの制御バス）が多 数の用途で用いられている。たとえば、マイクロプロセッサと一緒に使用するた めのチップ組は一対の集積回路（ＩＣ）チップとして、より都合よく製造するこ とができる。第一のチップはプロセッサバスからアドレス信号および制御信号を 受け、他方のチップはプロセッサバスからデータ信号を受ける。第一のチップは チップ間バスを介して第二のチップ上のデータ伝送を制御する。 このようなチップ間バスと一緒に通常、従来の制御信号伝送プロトコルが使用 される。これにより、送信チップから一つ以上の受信チップに制御信号を転送す ることができる。従来のプロトコルによれば、チップ間制御バスを介して送られ る指令（コマンド）はパケット形式で送信される。このパケット形式では、各指 令パケットに一つ以上の指令ワードが含まれ、その前にプリアンブルワードおよ びパケット型符号ワードが配置される。制御信号の転送は同期信号により同期し て行われる。チップ間指令バスに指令データが転送されていないときは通常、新 たな指令パケットが送られるまでバスにアイドルワードが送出される。 送信チップからチップ間バスを介して受信チップに指令信号を転送しようとす るたびごとに、送信チップはバス上にパケット開始指令ワードを送出しなければ ならない。そのとき、バス上のデータが有効な指令パケットの開始を表すという ことを示すために、同期信号が作成される。同期信号は通常、パケット開始ワー ドと同じクロックサイクルで送られる。プリアンブルは時には、パケット開始ワ ードより前のクロックサイクルで送られる。したがって受信チップは、指令に応 答する前に、まずプリアンブルを記憶（セーブ）しなければならない。コマンド パケットの残りを送る前にプリアンブルを送るために各パケットの開始時に１つ の追加クロックサイクルが要求されることが分る。 発明の要約 インタフェースを介して送られる指令パケットを重なり合わせることにより通 信待ち時間を短縮できるということを、本発明の発明者は見出した。本発明の一 つの側面による好ましい実施例は、チップ間通信バスを介した情報の通信のため に必要とされるクロックサイクル数を減らす方法である。チップ間通信バスは送 信チップと受信チップとの間に接続される。この方法には、第一の時間間隔内に チップ間バス上に第一の情報ワードを出力すること、連続する第二の時間間隔の 間に第一の情報ワードを利用できるように、第一の時間間隔内に第一の情報ワー ドを送信チップの中に記憶すること、第一の時間間隔内に受信チップで第一の情 報ワードを受信すること、第一の時間間隔内に受信チップで第一の情報ワードを 記憶して、連続した第二の時間間隔の間に利用できるようにすること、第二の時 間間隔内に送信チップ内で第二の情報ワードを発生し、第二の時間間隔の間に送 信チップ内で記憶された第一の情報ワードを第二の情報ワードと比較すること、 および記憶された第一の情報ワードが第二の情報ワードと同じである場合には、 第二の時間間隔の間に第二の情報ワードの代わりにチップ間バス上に第三の情報 ワードを出力し、記憶された第一の情報ワードが第二の情報ワードと同じでない 場合には、第二の時間間隔の直後の第三の時間間隔に第三の情報ワードを送るこ とのステップが含まれる。 好ましい実施例では、第一の情報ワードが第二の情報ワードと同じになる確率 を大きくするように第一の情報ワードが規定される。 もう一つの好ましい実施例では、第一の情報ワードに指令ワードまたはアイド ルワードが含まれ、第二の情報ワードに指令パケット処理に対するプリアンブル が含まれ、そして第三の情報ワードにパケット型符号が含まれる。 更にもう一つの好ましい実施例では、各時間間隔の継続時間が１クロック周期 である。 代替実施例では、各時間間隔の継続時間が複数のクロック周期である。 もう一つの側面によれば、本発明の好ましい実施例に、チップ間バス上の情報 パケット処理の間のクロックサイクルを節約するための装置が含まれる。この装 置には、出力ならびに第一および第二の入力をそなえた選択回路が含まれる。出 力はチップ間バスと通じており、選択回路は選択信号に応答して第一および第二 の入力の一方を出力として選択する。装置には更に、第一の時間間隔の間にチッ プ間バス上へ出力される第一の情報ワードを記憶する選択回路の出力と通じてい る一時記憶回路、および選択回路の第一の入力と通じている第一の入力および一 時記憶回路と通じている第二の入力をそなえた比較回路も含まれている。比較回 路は、一時記憶回路の中に記憶された第一の情報ワードと選択回路の第一の入力 上の第二の情報ワードとを第二の時間間隔の間に比較する。比較回路は更に、第 一および第二の情報ワードが実質的に同じ情報を含んでいるとき、第二の時間間 隔の間、選択回路により第二の情報ワードの代わりに選択回路の第二の入力上の 第三の情報ワードを出力させる。 好ましい実施例では、選択回路がマルチプレクサを含み、一時記憶回路がレジ スタを含む。 更にもう一つの実施例では、第一および第二の情報ワードが同じビットパター ンをそなえているとき、比較回路は選択回路により選択回路の第二の入力上の第 三の情報ワードを出力させる。 もう一つの実施例では、各時間間隔の継続時間が１クロック周期であるか、ま たはその代わりに各時間間隔の継続時間が複数のクロック周期である。 更にもう一つの側面によれば、本発明の好ましい実施例は、チップ間バス上で データ処理を完了するために必要なクロックサイクル数を低減するための装置で ある。この装置には、第一および第二の入力から出力を選択するための手段が含 まれている。その出力はチップ間バスと通じている。装置には更に、第一の時間 間隔の間に第一の情報ワードを記憶するための手段が含まれている。その記憶手 段は選択手段の出力と通じている。最後に、装置には、記憶手段の中に記憶され た第一の情報ワードと選択手段の第一の入力上の第二の情報ワードとを第二の時 間間隔の間に比較する手段が含まれている。その比較手段は、第一および第二の 情報ワードが実質的に同じ情報を含んでいるときには第二の時間間隔の間、選択 手段により第二の情報ワードの代わりに選択手段の第二の入力上の第三の情報ワ ードを出力させる。 図面の簡単な説明 第１図はチップ間指令バスによって接続された集積回路チップを含むコンピュ ータシステムの概略ブロック図である。 第２図はチップ間通信バスに沿ったクロックサイクルを節約するための本発明 の機構を説明する、第１図の送信チップの内部回路の一部の概略ブロック図であ る。 第３Ａ−３Ｃ図はチップ間通信バスを介して送られる指令パケットに対する有 効な伝送時間を示し、本発明の利点を説明するタイミング図である。 第４図は本発明の教示による早期プリアンブルの作成について第２図のステー トマシンの動作を表す状態図である。 実施例の詳細な説明 第１図は本発明を組み込むことができる典型的なコンピュータシステム１００ の概略ブロック図である。コンピュータシステム１００には、マイクロプロセッ サ１０２が含まれる。チップ組１０７はＰＣＩバス１０８を介してＰＣＩマスタ およびスレーブ１０９と通信する。更にチップ組１０７はメモリバスのデータ部 分１１２ならびにアドレスおよび制御部分１１４を介してメモリ（たとえば、Ｄ ＲＡＭ）１１６と通信する。したがってチップ組１０７はコンピュータシステム １００の中でマイクロプロセッサバスからメモリバスへのブリッジとして動作す る。もちろん、第１図に示されたコンピュータシステム１００は本発明を説明す る際の明快さのために非常に簡略化されていることは熟練した当業者には明らか であろう。 図示するように、チップ組１０７には一対の集積回路（ＩＣ）チップ１１０、 １１２が含まれている。チップ１１０、１１２はコンピュータシステム１００の 中の母（基）板上のチップ間通信バス１３０によって接続される。一実施例では 、チップ間通信バス１３０に５ビットの制御バスが含まれる。この５ビットの制 御 バスを使用して送信チップ１１０から受信チップ１２０に指令信号が転送される 。一実施例では、この５ビットの制御バスに実際には５本の線が含まれる。この 中で、４本の線は指令ワードのために取って置かれ、第五の線は同期信号のため に取って置かれる。本発明の一実施例に対しては４ビットのバスが都合がよく、 また他の特定の用途の要求に応じて、より少数のバスまたはより多くのバスを使 用してもよいことは、熟練した当業者には明らかであろう。この実施例では、チ ップ組１０７は二つのチップに分けられる。チップ組１０７をＰＣＩバス１０８ およびマイクロプロセッサバス１０５と接続するために必要とされるピン数は、 単一の集積回路ではコストの点で手が出せないものとなるからである。チップ組 １０７のＩＣ１２０はマイクロプロセッサバス１０５からのデータ線を受け、チ ップ組１０７のＩＣ１１０はマイクロプロセッサバス１０５からのアドレスおよ び制御線を受ける。マイクロプロセッサバス１０５と同様に、ＰＣＩバス１０８ のデータ信号はチップ組１０７の中のチップ１２０へ伝送されるか、またはそれ から伝送され、アドレスおよび制御信号はチップ１１０へ伝送されるか、または それから伝送される。同様に、アドレスおよび制御の情報はバス１１４を介して メモリ１１６とＩＣ１１０との間で交換され、データ情報はバス１１２を介して メモリ１１６とＩＣ１２０との間で交換される。 動作について説明する。マイクロプロセッサ１０２は母基板上の他のシステム へデータ、アドレス、および指令信号を送信し、また他のシステムからデータ、 アドレス、および指令の信号を受ける。チップ組１０７はマイクロプロセッサか らメモリへのブリッジとして動作するので、マイクロプロセッサ１０２から転送 されるデータ、アドレス、および指令はそれぞれメモリバス部分１１２、１１４ およびＰＣＩバス１０８を介してメモリ１１６ならびにＰＣＩマスタおよびスレ ーブ１０９に効率的に伝えられ得る。同様にチップ組１０７は、マイクロプロセ ッサバス１０５およびメモリバス１１２、１１４を介してＰＣＩマスタ１０９か らマイクロプロセッサ１０２およびメモリ１１６に転送される信号に対するイン タフェースとして動作する。ＩＣ１１０はマイクロプロセッサバス１０５および ＰＣＩバス１０８からアドレスおよび指令の信号を受け、ＩＣ１２０はマイクロ プロセッサバス１０５、メモリバスのデータ部分１１２、およびＰＣＩバス１０ ８からデータ信号を受ける。 第２図はチップ間通信バス１３０に沿ったデータ転送の間のクロックサイクル を節約するために本発明の一実施例で使用される回路を示すチップ１１０および １２０の内部回路の部分の概略ブロック図である。第２図に示されるように、マ ルチプレクサ回路２２０はチップ間バス１３０を介して送られるべきパケットデ ータを選択する。 パケットのＰＲＥＡＭＢＬＥ入力２０７、ＰＡＣＫＥＴ＿ＴＹＰＥ入力２４０ 、およびＭＯＤＩＦＩＥＲ入力２１２はマルチプレクサ回路２２０の別々の入力 としての役目を果たす。マルチプレクサ回路２２０は、チップ間バス１３０を介 して送られるべき各指令パケットを形成するための必要に応じて各入力２０７、 ２４０、および２１２を選択する。マルチプレクサ２２０の出力は、選択バス２ ３８を介してステートマシン２３０によって制御される。 ステートマシン２３０はバス２４０を介してＰＡＣＫＥＴ＿ＴＹＰＥ入力を受 け、線２４２を介してＮＥＷ＿ＲＥＱＵＥＳＴ入力を受ける。ＰＡＣＫＥＴ＿Ｔ ＹＰＥ入力はチップ間バス１３０を介して転送されるべきデータの種類を示し、 ＮＥＷ＿ＲＥＱＵＥＳＴ入力２４２は受信チップ１２０が次の指令パケットに対 するＰＲＥＡＭＢＬＥを受ける準備ができているということを示す。ＮＥＷ＿Ｒ ＥＱＵＥＳＴ線２４２はＡＮＤゲート２４１の出力に接続されている。ＡＮＤゲ ート２４１は線２４３を介して第一の入力を受ける。バス２４０および線２４３ はＩＣ１１０内部の回路と接続されている。ステートマシン２３０は線２４４を 介してＩＣ１１０の中の回路への、次のパケットに対する準備完了信号ＲＤＹの 出力も行う。これは、ステートマシン２３０がＩＣ１１０の中の回路からの次の 指令パケットを受けて処理する準備ができているということを示す。線２４４は ＡＮＤゲート２４１の第二の入力となる。 マルチプレクサ２２０の出力はドライバ２５０を介して制御バス１３０に接続 されている。更に、マルチプレクサ２２０の出力はレジスタ２５５に接続されて いる。レジスタ２５５の出力は比較回路２６０の第一の入力となる。更に、ＰＲ ＥＡＭＢＬＥ２０７の入力は比較回路２６０の第二の入力として与えられる。比 較器２６０の出力は線２６５を介してステートマシン２３０にＰＲＥＡＭＢＬＥ ＿ＳＥＮＴ入力として供給される。ステートマシン２３０は更に、ドライバ２７ ０を介して同期出力ＳＹＮＣを供給する。 第２図に示されるように、受信チップ１２０には受信レジスタ２８０が含まれ ている。受信レジスタ２８０はチップ間バス１３０からの前のクロックのデータ を保持する（すなわち遅延させる）。バス２９０上の遅延したデータ、ならびに バス２９５および線２９６上のバッファ介したチップ間データはチップ１２０内 部の回路に伝えられる。これらのデータは受信チップ１２０内の回路の制御入力 としての役目を果たす。 動作について説明する。ステートマシン２３０がＲＤＹ信号２４４を送出して ステートマシン２３０が次のパケットを処理できることを示し、チップ１１０内 の回路が線２４３でＮＥＷ＿ＴＡＳＫ信号を送出すると、線２４２でＮＥＷ＿Ｒ ＥＱＵＥＳＴ信号が送出され、次の指令パケットに対するＰＲＥＡＭＢＬＥ、Ｐ ＡＣＫＥＴ＿ＴＹＰＥ、およびＭＯＤＩＦＩＥＲがチップ間バス１３０で出力す るために利用できるということを示す。 選択バス２３８を介したステートマシン２３０の制御のもとに、マルチプレク サ２２０はＰＲＥＡＭＢＬＥ入力、ＰＡＣＫＥＴ＿ＴＹＰＥ入力、またはＭＯＤ ＩＦＩＥＲの中の一つを選択する。ＰＲＥＡＭＢＬＥデータにはたとえば、ＩＣ １２０の中でデータをその中に転送すべきバッフア番号を含めることができる。 一方ＭＯＤＩＦＩＥＲには、受信ＩＣチップ１２０の中のバッフア内に転送すべ き制御データが含まれる。ＰＡＣＫＥＴ＿ＴＹＰＥには、送られている指令に関 する情報が含まれている。一実施例では、ＰＡＣＫＥＴ＿ＴＹＰＥは指令の型（ すなわち、ＰＣＩ読み出し、メモリ書き込み等）を表す。もう一つの実施例では 、ＰＡＣＫＥＴ＿ＴＹＰＥはパケット長さを規定する（すなわち、ＰＲＥＡＭＢ ＬＥを含むか否か、および予想されるＭＯＤＩＦＩＥＲ数を含む）。一つの好ま しい実施例では、最も一般的な動作は最も短いパケットに対応し、更にもう一つ の好ましい実施例では、ＰＡＣＫＥＴ＿ＴＹＰＥの受信時間は受信ＩＣチップ１ ２０がプロセスを開始または終了すべきであるという表示である。 マルチプレクサ２２０の出力はドライバ２５０を介して制御バス１３０に送出 される。チップ間バス１３０上に存在するデータは次に、次のクロックサイクル の発生でレジスタ２８０に記憶される。更に、出力は１クロックサイクルの間、 レジスタ２５５の中に記憶される。レジスタ２５５の中にマルチプレクサ２２０ の出力を記憶するために必要とされる時間内に、マルチプレクサ２２０によりも う一つの信号がドライバ２５０を介してチップ間バス１３０に送出される。 レジスタ２８０がチップ間バス１３０上のデータをクロックで入れるのと同じ クロックサイクル内に、レジスタ２５５の出力がＰＲＥＡＭＢＬＥ入力２０７と 比較される。すなわち、ＰＲＥＡＭＢＬＥが比較回路２６０に第一の入力として 与えられ、レジスタ２５５の出力を１クロックサイクル遅延させたものが比較回 路２６０に第二の入力として与えられる。したがって比較回路２６０の中で、Ｐ ＲＥＡＭＢＬＥが制御バス１３０上に出力された前のクロックサイクルのパケッ ト指令ワードと比較される。ＰＲＥＡＭＢＬＥがレジスタ２５５の中に記憶され たデータと同じであれば、比較回路２６０によりＰＲＥＡＭＢＬＥ＿ＳＥＮＴ信 号が送出され、線２６５を介してステートマシン２３０に制御入力として与えら れる。 ステートマシン２３０がＮＥＷ＿ＲＥＱＵＥＳＴ信号２４２を受け、そして線 ２６５上の比較（すなわち、ＰＲＥＡＭＢＬＥ＿ＳＥＮＴ）が妥当であることに より、前のクロックサイクルのチップ間バスの指令ワードとチップ間バス１３０ 上に出力すべき新しいパケットのＰＲＥＡＭＢＬＥとが同じであることが表され ているときは、ステートマシン２３０からドライバ２７０を介してＳＹＮＣ信号 が送出され、選択バス２３８を介してチップ間バス１３０に伝送するためにＰＲ ＥＡＭＢＬＥの代わりにＰＡＣＫＥＴ＿ＴＹＰＥが選択される。ステートマシン ２３０が入力２４２でＮＥＷ＿ＲＥＱＵＥＳＴ信号を受けたとき線２６５にＰＲ ＥＡＭＢＬＥ＿ＳＥＮＴが送出されていなくて、入力２４０のＰＡＣＫＥＴ＿Ｔ ＹＰＥがその指令パケットにＰＲＥＡＭＢＬＥを必要とする型であるとステート マシン２３０が識別した場合には、チップ間バス１３０にマルチプレクサ２２０ が出力すべきものとしてステートマシン２３０が選択バス２３８を介してＰＲＥ ＡＭＢＬＥ２０７を選択する。 ドライバ２７０を介して線２７１にＳＹＮＣパルスが出力されるたびに、チッ プ間バス１３０上にはＰＡＣＫＥＴ＿ＴＹＰＥが存在する。チップ１２０はデー タパケットの処理が開始したことを示す制御信号として、ＳＹＮＣパルスを受け る。ＳＹＮＣパルスを受けると、ＩＣチップ１２０の中の回路はレジスタ２８０ の中に記憶されたデータをデータパケット処理のＰＲＥＡＭＢＬＥと判断するが 、バス２９５上に現在存在するデータはＰＡＣＫＥＴ＿ＴＹＰＥと判断される。 このように、（レジスタ２８０とレジスタ２５５はともに、前のクロックサイク ルにチップ間バス１３０に印加されたデータを記憶するので）レジスタ２８０の 中のデータはレジスタ２５５の中のデータと同じであり、そしてレジスタ２５５ の中のデータはＰＲＥＡＭＢＬＥと同じであるので、レジスタ２８０の中のデー タはＰＲＥＡＭＢＬＥと同じになる。このようにして、新しいＰＲＥＡＭＢＬＥ の中のデータがチップ間バスのＩＤＬＥパターンと同じであるか、または前のパ ケットの最後のワードと同じである場合には、新しいパケットのＰＲＥＡＭＢＬ Ｅを送る必要はないので、全体のデータ・トランズアクション処理のクロックサ イクルが節約される。 第３Ａ図から第３Ｃ図は、本発明の教示に従ってクロック周期を節約する方法 をより明確に説明するタイミング図である。第３Ａ図は、本発明の利点を組み入 れないチップ間バス上の従来の信号タイミングを示す。第一の信号３０２はＩＣ チップ１１０、１２０の中のパケットデータワードをクロッキングするために使 用される同期クロックを表し、信号３０４はチップ間バス１３０の４ビットのＣ ＭＤ部分に存在する（すなわち、ＳＹＮＣ線上に存在する信号以外の）パケット データワードを表す。最後に、信号３０６はチップ間バス１３０上を伝送される ＳＹＮＣ信号を表す。チップ間バス１３０上に出力される各パケットＣＭＤワー ドは、１クロック周期全体の継続時間の間、存在する。したがって、送信ＩＣチ ップ１１０と受信ＩＣチップ１２０との間で通信するために、パケット内のＣＭ Ｄワード数と同数のクロック周期が必要とされる。 たとえば、第３Ａ図に示されるようにチップ間バス１３０は、次のクロックサ イクルの中のＰＲＥＡＭＢＬＥ（たとえば、後続の処理のデータをそれに転送す べきバッファを表すバッファ番号）が印加されるまでの２クロック周期の間、ア イドルとなる。以後のクロックサイクルを使用して、（指令の型等を示す）ＰＡ ＣＫＥＴ＿ＴＹＰＥおよび（更に指令を規定する）ＭＯＤＩＦＩＥＲワードが転 送される。 第３Ａ図に示されるＰＲＥＡＭＢＬＥワードの出力から始まって、最後のＭＯ ＤＩＦＩＥＲワードがチップ間バス１３０上に出力されるまでに、合計３クロッ クサイクルが発生する。ＰＲＥＡＭＢＬＥに続くＰＡＣＫＥＴ＿ＴＹＰＥがチッ プ間バス１３０上に出力されたと判定されたとき、新しいパケットの存在を示す ためにＳＹＮＣ信号３０６が出力される。前に簡単に説明したように、バス２９ ０および２９５でＰＲＥＡＭＢＬＥおよびＰＡＣＫＥＴ＿ＴＹＰＥを受信したこ とをＳＹＮＣが受信チップ１２０に警告する。その後、受信チップ１２０は次に バス２９５上にあるデータをＣＭＤパケット内の残りのＣＭＤワード（存在する 場合には）と判断する。たとえば、第３Ａ図に示されるように、ＰＡＣＫＥＴ＿ ＴＹＰＥの後に一つのＭＯＤＩＦＩＥＲワードが続く場合には、ＰＡＣＫＥＴ＿ ＴＹＰＥは次のＣＭＤワードが同じＣＭＤパケットに属することを示すので、受 信チップ１２０は次のクロックサイクルのバス２９５上のＣＭＤワードを予想さ れたＭＯＤＩＦＩＥＲデータとして読み取る。 第３Ｂ図は、本発明の教示により第３Ａ図に示された従来のプロトコルに比べ て１クロックサイクル節約する一つの方法を示す。詳しく述べると、チップ間バ スで転送されるＣＭＤワード相互の関係を考慮することにより、単一のクロック サイクルの継続時間内に受信ＩＣチップに複数のＣＭＤワードを送出してもよい ということを発明者は見出した。特に第３Ｂ図に示すように、最後のアイドルワ ードの終わりからチップ間バス１３０上に最後のＭＯＤＩＦＩＥＲワードが出力 されるまで、合計２クロックサイクルが発生する。ＰＲＥＡＭＢＬＥがアイドル ワードと同じである場合にはＰＲＥＡＭＢＬＥを送る必要はないので、２クロッ クサイクルだけが発生する。前に第２図で説明したように、ＰＲＥＡＭＢＬＥと チップ間バス１３０上に前に送られたＣＭＤワードとの比較が行われる。ＰＲＥ ＡＭＢＬＥがすぐ前のＣＭＤワード（すなわち、この場合にはアイドルワード） と同じである場合には、ＳＹＮＣの送出と一緒に、ＰＡＣＫＥＴ＿ＴＹＰＥワー ドがＰＲＥＡＭＢＬＥの代わりに送出される。このようにして、早期ＳＹＮＣが 送出されるので、ＣＭＤワードの完了には２クロックサイクルしか必要としない 。アイドルワードがＰＲＥＡＭＢＬＥと同じであると判定するということは、受 信 チップ１２０もすぐ前のＩＤＬＥワードをレジスタ２８０に記憶するので、レジ スタ２８０の中のデータがＰＲＥＡＭＢＬＥと同じであるということを意味する 。したがって、受信チップ１２０はＰＲＥＡＭＢＬＥがすぐ前のクロックサイク ルで送られたかのように動作する。このようにしてＰＲＥＡＭＢＬＥを、そのＰ ＲＥＡＭＢＬＥを伝送すべきであったクロックサイクルより前に伝送されたアイ ドルワードに置き換えることができる。したがって、ＰＲＥＡＭＢＬＥをＰＡＣ ＫＥＴ＿ＴＹＰＥに置き換えることにより、ＣＭＤパケット全体で１クロックサ イクルを節約することができる。すなわち、ＰＲＥＡＭＢＬＥ２０７（第２図参 照）により示されるバッファ番号をバス１３０上に転送する必要はない。バス１ ３０上に既に存在するアイドルワードを使用してバッファ番号を置き換えたから である。したがって、ステートマシン２３０はマルチプレクサ２２０を制御して バッファ番号の代わりにＰＡＣＫＥＴ＿ＴＹＰＥを選択するので、次のクロック 周期の間に受信ＩＣチップ１２０はＰＲＥＡＭＢＬＥとＰＡＣＫＥＴ＿ＴＹＰＥ の両方に対して動作することができる。 本発明の一つの側面によれば、アクセスされる可能性が最も高いバッファ番号 がアイドルワード（以後、省略デフォルト値ＰＲＥＡＭＢＬＥとも表す）と同じ ビットパターンをそなえるものと規定される。したがって、このバッファが選択 されるたびに、すぐ前のアイドルワードと同じクロックサイクルで受信ＩＣチッ プ１２０の中のレジスタにクロックで記憶することができる。本発明の特に有利 な実施例では、アイドルワード符号をデフォルト値バッファ番号に対応するよう に修正することにより、ＰＲＥＡＭＢＬＥとアイドルワードとの合致の可能性を 高める。もちろん、ＰＲＥＡＭＢＬＥの中のバッファ番号がアイドルワードと同 じでない場合には、付加的なクロックサイクルが発生した後でないと、バッファ 番号を受信ＩＣチップ１２０内にラッチすることができない。しかし第３Ｂ図に 示されるように、（ＰＲＥＡＭＢＬＥの第一の部分を含む）バッファ番号がアイ ドルワードと同じである場合には、アイドルワードがバッファ番号の代わりの役 目を果たせるので、ＰＡＣＫＥＴ＿ＴＹＰＥと同じクロックサイクル内に直ちに ＳＹＮＣ信号を送出することができる。 第３Ｃ図は、連続的なＣＭＤパケットが発生し、第二のＣＭＤパケットのＰＲ ＥＡＭＢＬＥが第一のＣＭＤパケットの最後のＣＭＤワードと同じビットパター ンをそなえる場合を示す。第３Ｃ図に示されるように、前のＣＭＤパケットの最 後のワードが受信チップ１２０に送られた直後にＳＹＮＣが作成される。この最 後のパケットワードは新しいパケットのＰＲＥＡＭＢＬＥと同じビットパターン をそなえているので、ＳＹＮＣが送出されている間、マルチプレクサ２２０はプ リアンブルの代わりにＰＡＣＫＥＴ＿ＴＹＰＥを出力する。したがって、第一の ＣＭＤパケットの終わりから第二のＣＭＤパケットの終わりまで２クロックサイ クルだけが生じる。これに反して（ＰＲＥＡＭＢＬＥとして第一のパケットの最 後のワードを使用しないで）ＰＲＥＡＭＢＬＥを別個に送ったとすれば、第二の ＣＭＤパケットを完了するのに３クロックサイクルが必要になる。 第一のＣＭＤパケットの内容がパケットの長さを規定したので、いつ最後のＣ ＭＤワードが２９５上に存在するかを受信ＩＣチップ１２０が判定するのは困難 でない。更に、送出されたＳＹＮＣをチップ１２０が受信すると、チップ１２０ はレジスタ２５５の中に含まれる情報を新しいＣＭＤパケットのＰＲＥＡＭＢＬ Ｅとみなす。このように、受信チップ１２０はバス２９５上の情報を２度使用す る。一度は前のクロックで（バス２９５上でサンプリングされた）第一のＣＭＤ パケットの最後のＣＭＤワードとして、一度は（バス２９０上でサンプリングさ れた）第二のＣＭＤパケットに対するＰＲＥＡＭＢＬＥとしてである。 第３Ｃ図に示された場合についてＩＣチップ１１０の中の回路の動作を以下、 更に詳しく説明する。第一のＣＭＤパケットの最後のＣＭＤワードがマルチプレ クサ２２０から出力されたとき、このＣＭＤワードがレジスタ２５５の中に記憶 され、バス２０７の比較回路に与えられた次のＰＲＥＡＭＢＬＥと比較される。 ＰＲＥＡＭＢＬＥワードがすぐ前のＣＭＤワードと同じであると比較回路の中で 判定された場合には、線２６５に比較信号が発生し、ステートマシン２３０に印 加され、これによりステートマシン２３０はマルチプレクサ２２０にＰＲＥＡＭ ＢＬＥではなくＰＡＣＫＥＴ＿ＴＹＰＥを出力させる。同時に、ステートマシン ２３０はドライバ２７０を介して１クロック周期の間、ＳＹＮＣを送出する。こ のようにして、第一のＣＭＤパケットの最後のＣＭＤワードは第二のＣＭＤパケ ットのバッファ番号としての役目を果たす。このようにして、連続的なパケット 伝送の間、１クロックサイクルが節約される。 第４図は本発明の教示に従う早期ＰＲＥＡＭＢＬＥの発生についてのステート マシン２３０の動作を表す状態図である。実際には、ステートマシン２３０は送 信チップ１１０の中の他の素子の制御も行うが、本発明の説明を明確にするため に、第４図の概略状態図にはステートマシン２３０の機能は表されていない。 ＲＥＳＥＴの開始により、ステートマシン２３０はＩＤＬＥ状態４００に入る 。ステートマシン２３０がＩＤＬＥ状態４００にあるとき、これはステートマシ ン２３０が付加的なＣＭＤパケットを受けて、４ビットのＣＭＤバス１３０上に 出力する準備ができているということを示す。ステートマシン２３０は、ＩＤＬ Ｅ状態４００に戻る状態遷移経路４１０によって表されるように、三つの異なる 条件下でＩＤＬＥ状態４００にとどまる。 第一の条件下では、ＮＥＷ＿ＲＥＱＵＥＳＴ信号（すなわち、線２４２に印加 される信号）が送出されないとき、ステートマシン２３０はＩＤＬＥ状態４００ にとどまり、バス１３０の４ビットのＣＭＤバス部分上に指令としてデフォルト 値ＰＲＥＡＭＢＬＥを出力する。すなわち、新しい要求が行われないとき、ステ ートマシン２３０はＰＲＥＡＭＢＬＥ２０７を選択して、マルチプレクサ２２０ およびドライバ２５０を介してＣＭＤバス１３０に出力する。ＰＲＥＡＭＢＬＥ は最も一般的にアクセスされるバッファに等しく設定するのが都合がよい。これ により、次の実際のＰＲＥＡＭＢＬＥが前のクロックサイクルで送られたデータ に等しい可能性がより高くなる。 ステートマシン２３０がＩＤＬＥ状態４００にとどまるもう一つの条件は、Ｐ ＲＥＡＭＢＬＥ＿ＲＥＱＤ信号が送出され（ＣＭＤバス１３０上に送られるべき 新しいＣＭＤパケットに対してＰＲＥＡＭＢＬＥが必要であるということをステ ートマシン２３０に示し）、そしてＰＲＥＡＭＢＬＥ＿ＳＥＮＴ信号が送出され ない（すなわち、前のクロック周期にバス１３０上に送られたＣＭＤワードがバ ス２０７上のＰＲＥＡＭＢＬＥに等しくなかったということを示す）ときである 。したがって、ＰＲＥＡＭＢＬＥが必要とされ、前のクロックサイクルに指令バ ス１３０上にあるＣＭＤワードは適当なＰＲＥＡＭＢＬＥとしての役目を果たさ ないので、バス２０７上のＰＲＥＡＭＢＬＥがＣＭＤバス１３０上に伝搬し得る よ うにする選択信号をステートマシン２３０がマルチプレクサ２２０に線２３８を 介して送出する。このようにして、送出されるＣＭＤワードはＰＲＥＡＭＢＬＥ に等しい。 ステートマシン２３０がＩＤＬＥ状態４００にとどまる最後の条件は、１）Ｐ ＲＥＡＭＢＬＥ＿ＲＥＱＤ信号が送出されないか、またはＰＲＥＡＭＢＬＥ＿Ｓ ＥＮＴ信号が送出される、そして２）ＭＯＤＩＦＩＥＲ＿ＲＥＱＤ信号が送出さ れない間にＮＥＷ＿ＲＥＱＵＥＳＴ信号が送出されるときである。すなわち、１ ）ＰＲＥＡＭＢＬＥが必要でないか、または前のクロックサイクルにバス１３０ 上にあるＣＭＤワードが送られるべきＰＲＥＡＭＢＬＥに等しく、そして２）要 求されている新しいパケットはＭＯＤＩＦＩＥＲワードをそなえていないので、 これは現在のパケットがＰＲＥＡＭＢＬＥを必要とした場合にはこのＰＲＥＡＭ ＢＬＥが前のクロック周期に既に送出されたということ、そして現在のパケット が現在のＰＡＣＫＥＴ＿ＴＹＰＥのＣＭＤワードで終わるということを示す。し たがって、ステートマシン２３０は新しいパケットを受け入れて、次のクロック 周期にＣＭＤバス１３０上に転送することができる。したがって、ステートマシ ン２３０はＩＤＬＥ状態４００にとどまる。 ステートマシン２３０がＩＤＬＥ状態４００にとどまる最後の条件下では、ス テートマシン２３０はマルチプレクサ２２０およびドライバ２５０を介してＰＡ ＣＫＥＴ＿ＴＹＰＥをＣＭＤバス１３０上に送出させる。更に、線２４４上にＲ ＤＹ信号も送出されている間に、ＳＹＮＣ信号がドライバ２７０を介して送出さ れる。 １）ＰＲＥＡＭＢＬＥが必要とされないか、または前のクロックサイクルにバ ス１３０上に存在するＣＭＤワードが送られるべきＰＲＥＡＭＢＬＥに等しくな かった、そして２）ＭＯＤＩＦＩＥＲワードを必要とする新しい要求がなされた ということが判定されるたびごとに、ステートマシン２３０は遷移経路４３０を 介してＩＤＬＥ状態４００からＢＳＹ（ビジー）状態４２０に遷移する。すなわ ち、１）ＰＲＥＡＭＢＬＥ＿ＲＥＱＤ信号が送出されないか、またはＰＲＥＡＭ ＢＬＥ＿ＳＥＮＴ信号が送出される場合、そして２）ＣＭＤパケットに一つ以上 のＭＯＤＩＦＩＥＲワードが含まれているということをＰＡＣＫＥＴ＿ＴＹＰＥ が示している間に線２４２上にＮＥＷ＿ＲＥＱＵＥＳＴ信号が送出される場合に 、ステートマシン２３０はＩＤＬＥ状態４００からＢＳＹ状態４２０に遷移する 。したがってこれは、ドライバ２７０を介してＳＹＮＣ信号も送出される間にマ ルチプレクサ２２０およびドライバ２５０を介してＰＡＣＫＥＴ＿ＴＹＰＥ２４ ０をＣＭＤバス１３０上に出力すべきであるということを示す。更に、ＭＯＤＩ ＦＩＥＲ＿ＰＴＲ（これは現在のパケットのＰＡＣＫＥＴ＿ＴＹＰＥの後のＭＯ ＤＩＦＩＥＲワード数を計数するためのカウンタにロードされる値である）が１ に設定される。ステートマシン２３０はＢＳＹ状態（すなわち、現在のパケット の転送が完了するまでステートマシン２３０が新しい要求を処理することができ ない状態）に遷移する。 ＬＡＳＴ＿ＭＯＤＩＦＩＥＲ信号が送出されない間（すなわち、パケットの最 後のＣＭＤワードがＣＭＤバス１３０上に出力されていないということを示す信 号が真でない間、遷移経路４４０で表されるように、ステートマシン２３０はＢ ＳＹ状態４２０にとどまる。経路４４０に沿って遷移が行われるたびごとに、次 のＣＭＤワード（すなわち、バス２１２からの次のＭＯＤＩＦＩＥＲワード）が マルチプレクサ２２０およびドライバ２５０を介して指令バス１３０上に送出さ れる。更に、現在のパケットの最後のＭＯＤＩＦＩＥＲワードに達するまで、Ｍ ＯＤＩＦＩＥＲ＿ＰＴＲが増加させられる。パケットの最後のワードがバス１３ ０上に送出されると、ステートマシン２３０は状態遷移経路４５０を介してＢＳ Ｙ状態４２０からＩＤＬＥ状態４００に戻る。第４図に示されるように、経路４ ５０に沿った遷移は、ＬＡＳＴ＿ＭＯＤＩＦＩＥＲ信号が送出されるときに生じ る。これにより、ステートマシン２３０が線２４４に沿ってＲＤＹ信号を送出す る間、ＣＭＤバス１３０上に出力されるＭＯＤＩＦＩＥＲワードが現在のパケッ トの最後のＣＭＤワードに等しくなる。 以上、本発明を詳しく説明してきたが、上記の説明は説明のためのものであり 、発明を限定するものではないことが理解されるべきである。趣旨または中心的 な特徴を逸脱することなく本発明に対して多数の明らかな変形を加え得ることは 、通常程度に熟練した当業者には理解されよう。たとえば、ＣＭＤワードのビッ ト数がより少ないチップ間バスと一緒に具体化したときに同じＣＭＤワードをそ な える可能性がより大きくなるので本発明が最も有効であるが、実際には６ビット 以上のオーダのバスも本発明に従って具体化できることは、通常程度に熟練した 当業者には理解されよう。更に本発明は、チップ間の単一の信号線を介してパケ ットのＣＭＤワードが直列に送られるワード直列方式で本発明を具体化できる。 この場合には、ＳＹＮＣ信号が新しいパケットの存在を表すとともに、ＣＭＤワ ードの境界情報を与える。もう一つの具体化では、ＳＹＮＣ信号の存在を表すた めに独特のＣＭＤワードパターンを取って置くことができるので、別個のＳＹＮ Ｃ線が不要となる。もう一つの具体化では、より高いクロック速度の動作が行え るように、送信チップ、受信チップの一方または両方にパイプラインレジスタを 含めることができる。したがって、本発明の範囲は次の請求の範囲にかんがみて 判断するべきである。

Claims (1)

1. 【特許請求の範囲】 １．送信チップと受信チップとの間に接続されたチップ間通信バス上で情報パ ケットの通信を行うために必要なクロックサイクル数を減らす方法において、以 下のステップを含むクロックサイクル数低減方法： 第一の時間間隔内に前記チップ間バス上に第一の情報ワードを出力すること、 連続する第二の時間間隔の間に前記第一の情報ワードを利用できるように、前 記第一の時間間隔内に前記第一の情報ワードを前記送信チップの中に記憶するこ と、 前記第一の時間間隔内に前記受信チップで前記第一の情報ワードを受信するこ と、 前記第一の時間間隔内に前記受信チップで前記第一の情報ワードを記憶して、 連続した第二の時間間隔の間に利用できるようにすること、 前記第二の時間間隔内に前記送信チップ内で第二の情報ワードを発生し、 前記第二の時間間隔の間に前記送信チップ内で前記の記憶された第一の情報ワ ードを前記第二の情報ワードと比較すること、および 前記の記憶された第一の情報ワードが前記第二の情報ワードと同じである場合 には、前記第二の時間間隔の間に前記第二の情報ワードの代わりに前記チップ間 バス上に第三の情報ワードを出力し、前記の記憶された第一の情報ワードが前記 第二の情報ワードと同じでない場合には、前記第二の時間間隔の直後の第三の時 間間隔に前記第三の情報ワードを送ること。 ２．請求項１のクロックサイクル数低減方法において、第一の情報ワードが第 二の情報ワードと同じになる確率を大きくするように前記第一の情報ワードが規 定されるクロックサイクル数低減方法。 ３．請求項１のクロックサイクル数低減方法において、前記第一の情報ワード に指令ワードまたはアイドルワードが含まれ、前記第二の情報ワードに指令パケ ット処理に対するプリアンブルが含まれ、そして前記第三の情報ワードにパケッ ト型符号が含まれるクロックサイクル数低減方法。 ４．請求項１のクロックサイクル数低減方法において、各時間間隔の継続時間 が１クロック周期であるクロックサイクル数低減方法。 ５．請求項１のクロックサイクル数低減方法において、各時間間隔の継続時間 が複数のクロック周期であるクロックサイクル数低減方法。 ６．チップ間バス上の情報パケット処理の間のクロックサイクルを節約するた めの装置において、 出力ならびに第一および第二の入力をそなえた選択回路であって、前記出力が 前記チップ間バスと通じており、選択信号に応答して前記第一および第二の入力 の一方を出力として選択する選択回路、 第一の時間間隔の間に前記チップ間バス上へ出力される第一の情報ワードを記 憶する前記選択回路の前記出力と通じている一時記憶回路、および 前記選択回路の前記第一の入力と通じている第一の入力および前記一時記憶回 路と通じている第二の入力をそなえた比較回路であって、前記一時記憶回路の中 に記憶された前記第一の情報ワードと前記選択回路の前記第一の入力上の第二の 情報ワードとを第二の時間間隔の間に比較し、前記第一および第二の情報ワード が実質的に同じ情報を含んでいるときには前記第二の時間間隔の間、前記選択回 路により前記第二の情報ワードの代わりに前記選択回路の前記第二の入力上の第 三の情報ワードを出力させる比較回路 を含むクロックサイクル節約装置。 ７．請求項６のクロックサイクル節約装置において、前記選択回路がマルチプ レクサを含むクロックサイクル節約装置。 ８．請求項６のクロックサイクル節約装置において、前記一時記憶回路がレジ スタを含むクロックサイクル節約装置。 ９．請求項６のクロックサイクル節約装置において、前記第一および第二の情 報ワードが同じビットパターンをそなえているとき、前記比較回路は前記選択回 路により前記選択回路の前記第二の入力上の前記第三の情報ワードを出力させる クロックサイクル節約装置。 １０．請求項６のクロックサイクル節約装置において、各時間間隔の継続時間 が１クロック周期であるクロックサイクル節約装置。 １１．請求項６のクロックサイクル節約装置において、各時間間隔の継続時間 が多数のクロック周期である前記クロックサイクル節約装置。 １２．チップ間バス上でデータのトランズアクションを完了するために必要な クロックサイクル数を低減するための装置において、 第一および第二の入力から、前記チップ間バスと通じている出力を選択するた めの手段、 第一の時間間隔の間に第一の情報ワードを記憶するための手段であって、前記 選択手段の前記出力と通じている記憶手段、および 前記記憶手段の中に記憶された前記第一の情報ワードと前記選択手段の前記第 一の入力上の第二の情報ワードとを第二の時間間隔の間に比較し、前記第一およ び第二の情報ワードが実質的に同じ情報を含んでいるときには前記第二の時間間 隔の間、前記選択手段により前記第二の情報ワードの代わりに前記選択手段の前 記第二の入力上の第三の情報ワードを出力させる手段 を含むクロックサイクル数低減装置。