JPS60156151A - メモリアクセス制御装置 - Google Patents

メモリアクセス制御装置

Info

Publication number
JPS60156151A
JPS60156151A JP58243323A JP24332383A JPS60156151A JP S60156151 A JPS60156151 A JP S60156151A JP 58243323 A JP58243323 A JP 58243323A JP 24332383 A JP24332383 A JP 24332383A JP S60156151 A JPS60156151 A JP S60156151A
Authority
JP
Japan
Prior art keywords
address information
data
memory
memory unit
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58243323A
Other languages
English (en)
Other versions
JPH0139138B2 (ja
Inventor
Koji Kinoshita
木下　耕二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58243323A priority Critical patent/JPS60156151A/ja
Priority to DE8484116037T priority patent/DE3482997D1/de
Priority to EP84116037A priority patent/EP0146943B1/en
Priority to US06/684,957 priority patent/US4677544A/en
Publication of JPS60156151A publication Critical patent/JPS60156151A/ja
Publication of JPH0139138B2 publication Critical patent/JPH0139138B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/355—Indexed addressing
    • G06F9/3552—Indexed addressing using wraparound, e.g. modulo or circular addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は情報処理装置において複数の要素から成るデー
タの連続したアクセスの制御を行なうメモリアクセス制
御装置に関する。
従来技術 従来、各要素がメモリ上に等間隔で配置され複数要素か
らなるデータのアクセスを行なう方法としては、Ｌ要素
ずつアクセスしようとしているメモリ単位が使用状態に
あるかどうかを試験し、該メモリ単位が使用状態でなけ
れｄメモリに対してアクセス要求信号を送出するという
方法が採用されている。この方法によるとメモリ単位の
数が少なければリードウェア量が少なくてすむが、メモ
リ単位の数が多いとハードウェア量が多くなるという欠
点がある。また、複数要素からなるデータを取扱う装置
鉱一般的にメモリ単位の数を多くし、メモリ単位内の競
合を避ける傾向にあシ、ハードウェア量の増加という欠
点が顕著になってくる。
このハードウェア量の増加という欠点を解消するための
方法として、全メモリ単位を使用状態として、メ七り単
位内の競合が起こらないようにメモリに対してアクセス
要求信号の送出を制限するという方法が採用されている
。しかし、この方法によると、先行するデータの最終要
素のアクセス要求信号の送出後、メそす単位のサイクル
時間分は全メモリ単位が使用状態となってお）、後続の
データのアクセスで先行するデータによってアクセスさ
れないメそす単位にアクセスしようとする場合も、メモ
リ単位のサイクル時間待たされることになシ、性能上の
問題がある。
発明の目的 本発明の目的は上述の欠点を除去し、高速に複数！！素
からなるデータの連続アクセスをできるようにしたメモ
リアクセス制御装置を提供することにある。
発明の構成 に対して各要素がメモリ上にある定間隔内に配置され１
個以上の要素からなるデータのアクセスを制御する装置
でありで、 データの要素数を供給する要素数供給手段と、先頭要素
のメモリ単位のアドレス情報を供給するアドレス情報供
給手段と・　Ｉ 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報から最終要素のメモリ単位のアドレス情報を計
算するアドレス情報計算手段と、該最終要素のメモリ単
位のアドレス情報を保持すするアドレス情報保持手段と
、 使用状態にあるメモリ単位の幅を計算する幅計算手段と
、 前記使用状態にあるメモリ単位の幅を保持する幅保持手
段と、 第１のデータの最終要素のメモリ単位のアドレス情報と
ダ前記第１のデータに引続いてアクセスされる第２のデ
ータの先頭要素のメモリ単位のアドレス情報との差を計
算しタ該アドレス情報の差と前記使用状態にあるメモリ
単位の幅を比較する比較手段と、 この比較手段の比較結果によシ第２のデータのアクセス
要求を可能とする手段とを含むことを特徴としている。
発明の実施例 次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、加算回路１
、レジスタ２、補数回路３、加算回路４、レジスタ５、
減算回路６．補数回路７．加算回路８および反転回路９
から構成されている。加算同ｗｉ１１１結線１０１を介
して供給されるデータの要素数と結線１０２を介して供
給されるデータの先頭要素のアドレス情報とを加算し、
さらにｌを減じて最終要素のアドレス情報を得、結−線
１０３を介してレジスタ２に供給される。
レジスタ２は前記加算回路１の出力であるデータの最終
要素のアドレス情報を保持するレジスタで、結線１０４
を介して加算回路４に供給される。
補数回路３は前記績＠１０２を介して供給されるデータ
の先頭要素のアドレス情報の２の補数をめる回路で、結
線１０５を介して加算回路４に供給される。
加算回路４鉱結＠１０４を介して供給される前記データ
の最終要素のアドレス情報と結＆１１０５を介して供給
される前記データの先頭要素のアドレス情報の２の補数
とを加え、前記データの最終要素のアドレス情報と前記
データの先頭要素のアドレス情報との差が計算され、結
果が結＠１０６を介して加算回路８に供給される。
レジスタ５は、結＋１１１０８を介して供給されるメモ
リ単位のサイクル時間情報と、結線１１０を介して供給
される減算回路６の出方とを、結線１０７によシ供給さ
れるアクセス信号の論理値によシ、すなわち結線１０７
が論理ｕ　ｏＨのときは前記減算回路６の出力が、結線
１０７が論理１１”のときは前記メモリ単位のサイクル
時間情報が選択的に供給され、該レジスタに保持されて
いる値が０であル、結＃１ｏ７が論理１ｏ”の時は該し
ｎ ジスタの値として０のまま保持され、結線１０９を介し
て補数回路７．ならびに減算回路６に供給される。
減算回路６は、結ＩＩＩＪ１１０９を介して供給される
前記レジスタ５の値ｆ：ｌ＠しる回路で結果は結線１１
０を介して前記レジスタ５に供給される。
補数回路７＃′ｉ結ｍ１０９を介して供給される前記レ
ジスタ５の２の補数をめる回路で結果は結＃１１１を介
して加算回路８に供給される。
加ｕ回ｗ５８は結＋１ｍ１０６を介して供給される前記
アドレス情報の差と、結＠１１１を介して供給される前
記補数回路７の出力を加えることによシ前記アドレス情
報の差と前記レジスタ５の値とを比較し、該加算回路の
最上位ビットが比較結果として結線１１２を介して反転
回路９に供給される。
反転回路９は結＠１１２を介して供給される信号の論理
値を反転させ、結線１１３を介してアクセス有効信号と
して出力される。
次に本発明の一実施例の動作を詳細に説明する。
本実施例ではメそす単位の数が６４個、メ七す単位のサ
イクル時間Ｔｃが１６りＥｌ、クサイクル、データの要
素数ＶＬは最大６４個までと仮定する。
第１のデータのアクセス要求が発せられると結線１０１
を介して要素数ｖＬが、結線１０２を介して先頭要素の
アドレス情報がそれぞれ加算回路１に供給される。加算
回路１では、前記要素数ｖＬと前記アドレス情報と、値
′″１”が減じられて最　［終要素のアドレス情報が得
られ、レジスタ２に保持される。レジスタ２に保持され
た内容は第２のデータのアクセス要求が発せられて第２
のデータの最終要素のアドレス情報がめられるまで保持
される。第１のデータのアクセス要求がメモリに対して
送出され始めると第２のデータのアクセス要求の受付け
が可能となる。第２のデータのアクセス要求が発せられ
ると結線１０２を介して送られてくる先頭要素のアドレ
ス情報が補数回路３で２の補数がめられ加算回路４で前
記レジスタ２に保持されている第１のデータの最終要素
のアドレス情報と結線１０２によシ供給される第２のデ
ータの先頭要素のアドレス情報の差をめる。
第１のデータの最終要素のアクセス要求がメモリに発せ
られたタイミングでは結線１０７の論理値は１”になシ
レジスタ５に紘サイクル時間Ｔｃを示す値、すなわち、
値６１６＃が取込まれる。
第２Ａ図、および第２Ｂ図を参照すると、ある要素のア
クセス要求が１つのメモリ単位に対して送出されると、
該アクセス要求を受けたメモリ単位が使用状態になって
いる期間はＴｃであるから、アクセス要求が送出された
タイミングでは１０個のメモリ単位が使用状態になって
いる。
また、その後メモリに対してアクセス要求信号が送出さ
れなければｌクロックごとに使用状態になりているメモ
リ単位の数が１個ずつ減る。
前記アドレス情報の差が１６以上の時は、加算回路８の
出力の最上位ピッ）１１２は論理″０”になル、反転回
路９によ）論理″′Ｉ′′−となって結線１１３を介し
てアクセス有効信号として出力される。
また、前記アドレス情報の差が１５以下の時は前記加算
回路８の出力の最上位ピッ）１１２は論理”１＃であシ
、結線１１３を介して出力されるアクセス有効信号は論
理″′０”となる。第１のデータの最終要素のメモリに
対するアクセス要求が送出された後は、第２のデータの
先頭要素のメモリに対するアクセス要求が送出されるま
でアクセス信号１０７は論理″′Ｏ”であ）、アクセス
要求がメモリに対して送出されないと、ｌりはツクサイ
クルに１個ずつ使用状態にあるメモリ単位の個数が少な
くなシ、前記レジスタ５からは１ずつ減じられ、前記ア
ドレス情報の差と前記レジスタ５が同じ値になると前記
加算回路８の出力の最上位ビｙ）１１２の論理値は＠０
”になシ、前記反転回路９によシ論理”１”となって結
線１１３を介してアクセス有効信号が送出され、第２の
データのメモリに対するアクセス要求信号の送出が開始
算回路４で６４を法とした加算が行なわれるため、該加
算回路の出力をそのまま比較することができる。すなわ
ち、第１のデータの最終要素のアドレス情報が５で第２
のデータの先頭要素のアドレス情報が５５であるような
場合、アドレス情報の差＃′１−５０であるが、前記加
算回路４の出力が６４を法とした値であるため１４とな
る。レジスタ５の値が１４になるまでアクセス有効信号
１１３は抑止され、前記レジスタ５の値は１６から１４
になるまで毎タロツクｌずつ減じられる。前記レジスタ
５の値が１４になったタイミングで前記アクセス有効信
号１１３が論理１１”となり、第２のデータのメモリに
対するアクセス要求信号の送出が開始される。
発明の効果 本発明には、第１のデータの最終要素のアドレス情報と
第２のデータの先頭要素のアドレス情報との差を計算し
、使用中になっているメモリ単位の幅と比較して第２の
データのアクセス要求信号の送出が可能かどうかを判断
できるように構成することによシ、第二のデータのアク
セス要求信号の送出を早めると七ができるという効果が
ある。
【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、および第
２Ａ図、および第２Ｂ図はアドレス情報と使用状態にあ
るメモリ単位とメモリに対するアクセス要求信号を送出
するタイミングの関係を示す図である。 第１図から第２Ｂ図において、１．４．８・・・・・・
　１加算回路、２・・・・・・レジスタ、３，７・・・
・・・補数回路、５・・・・・・選択回路つきレジスタ
、６・・・・・・減算回路、９・・・・・・反転回路、
１０１〜１１３・・・・・・結線。 鵠　ｔｌＫ 槁２Ａ図 手続補正書（自発） （、（１，１，−４ 昭和　年　月　日 １、事件の表示　昭和５８年　特許　願第２４３３２３
号２、発明の名称　メモリアクセス制御装置３、補正を
する者 事件との関係　出　願　人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８　東京都港区芝五丁目３７番８号　住友三田ビ
ル（連絡先　日本型Ｔｈη−＝許部） ５、　補正の対象 （Ａ）明細書の「特許請求の範囲」の欄（Ｂ）明細書の
「発明の詳細な説明」の欄＜Ｃ）図面 ６、補正の内容 （Ａ）別紙のとおシ ＣＢ）（Ｌ）　第３員第６行目の記載「リードウェア」
を「ハードウェア」と訂正します。 ■　第４頁第１２行目の記載「おる定」を「める一定」
と訂正します。 Ｇ）第６頁第５行目の記載「さらにｌを」を「さらに値
＋１１１１を」と訂正します。 （滲　第８頁第１７行目の記載「アドレス情報と、値ｌ
１ＩＩ′が減じられて」を［アドレス情報と値＠　Ｉｌ
ｌとが加えられて」と訂正します。 （Ｏ願書に添付した図面の第２Ｂ図を添付図面と差し替
えます。 別紙 特許請求の範囲 互いｔζ独立にアクセス可能な複数のメモリ単位順に番
地付けがなされたメそすに対して各要素がメモリ上にあ
る一定間隔内に配置され１個以上の要素からなるデータ
のアクセスを制御するメモリアクセス制御装置でおって
、 データの！！要素数供給する要素数供給手段と、先頭要
素のメモリ単位のアドレス情報を供給するアドレス情報
供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報から最終要素のメモリ単位のアドレス情報を計
算するアドレス情報計算手段と、該最終要素のメモリ単
位のアドレス情報を保持するアドレス情報保持手段と、 使用状態におるメモリ単位の幅を計算する幅計算手段と
、 前記使用状態におるメモリ単位の幅を保持する龜俣桔手
段シー 篤１のデータの最終要素のメモリ単位のアドレス情報と
前記第１のデータに引続いてアクセスされる第１のデー
タの先頭要素のメそり単位のアドレス情報との差を計算
し、該アドレス情報の差と前記使用状態ＫｔＤるメモリ
単位の幅とを比較する比較手段と、比較手段の比較結果
νこよ゛シ第２のデータのアクセス要求を可能とする手
段とを含むことを特徴としたメモリアクセス制御装置。

Claims (1)

  1. 【特許請求の範囲】 互いに独立にアクセス可能な複数のメモリ単位順に番地
    付けがなされたメモリに対して谷要素がメモリ上にある
    一定間隔内に配置され１個以上の要素からなるデータの
    アクセスを制御するメモリアクセス制御装置であって、 データの要素数を供給する要素数供給手段と、先頭要素
    のメモリ単位のアドレス情報を供給するアドレス情報供
    給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
    レス情報から最終要素のメモリ単位のアドレス情報を計
    算するアドレス情報手段と、該最終要素のメモリ単位の
    アドレス情報を保持するアドレス情報保持手段と、 使用状態にあるメモリ単位の幅を計算する幅計算手段と
    、 前記使用状態にあるメモリ単位の幅を保持する幅保持手
    段と、 第１のデータの最終Ｉ！素のメモリ単位のアドレス情報
    と、前記ａｌのデータに引続いてアクセスされる第１の
    データの先頭要素のメモ、り単位のアドレス情報との差
    を計算し、該アドレス情報の差と前記使用状態にあるメ
    モリ単位の幅とを比較する比較手段と、比較手段の比較
    結果によシ第２のデータのアクセス要求を可能とする手
    段とを含むことを特徴としたメモリアクセス制御装置。
JP58243323A 1983-12-23 1983-12-23 メモリアクセス制御装置 Granted JPS60156151A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP58243323A JPS60156151A (ja) 1983-12-23 1983-12-23 メモリアクセス制御装置
DE8484116037T DE3482997D1 (de) 1983-12-23 1984-12-21 Vorrichtung zur computerspeicherzugriffssteuerung.
EP84116037A EP0146943B1 (en) 1983-12-23 1984-12-21 Device for controlling access to a computer memory
US06/684,957 US4677544A (en) 1983-12-23 1984-12-21 Device for controlling access to a computer memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58243323A JPS60156151A (ja) 1983-12-23 1983-12-23 メモリアクセス制御装置

Publications (2)

Publication Number Publication Date
JPS60156151A true JPS60156151A (ja) 1985-08-16
JPH0139138B2 JPH0139138B2 (ja) 1989-08-18

Family

ID=17102114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58243323A Granted JPS60156151A (ja) 1983-12-23 1983-12-23 メモリアクセス制御装置

Country Status (4)

Country Link
US (1) US4677544A (ja)
EP (1) EP0146943B1 (ja)
JP (1) JPS60156151A (ja)
DE (1) DE3482997D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6464046A (en) * 1987-09-04 1989-03-09 Fujitsu Ltd Memory access control system

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4777592A (en) * 1985-06-17 1988-10-11 Nec Corporation Information processing system comprising a register renewal waiting control circuit with renewal register number registering means
JPS63225837A (ja) * 1987-03-13 1988-09-20 Fujitsu Ltd 距離付きベクトルアクセス方式
DE68928113T2 (de) * 1988-04-01 1997-10-09 Nec Corp Reihenfolgesteuersystem zur Behandlung von Befehlen
US5179674A (en) * 1988-07-25 1993-01-12 Digital Equipment Corporation Method and apparatus for predicting valid performance of virtual-address to physical-address translations
JP2504149B2 (ja) * 1988-12-02 1996-06-05 三菱電機株式会社 命令キュ―管理装置
US5560003A (en) * 1992-12-21 1996-09-24 Iowa State University Research Foundation, Inc. System and hardware module for incremental real time garbage collection and memory management
US5548746A (en) * 1993-11-12 1996-08-20 International Business Machines Corporation Non-contiguous mapping of I/O addresses to use page protection of a process
US5815673A (en) * 1996-03-01 1998-09-29 Samsung Electronics Co., Ltd. Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
JP3942612B2 (ja) * 2004-09-10 2007-07-11 東京エレクトロンデバイス株式会社 記憶装置、メモリ管理方法及びプログラム
US8276185B2 (en) * 2005-01-19 2012-09-25 Micron Technology, Inc. Enhanced security memory access method and architecture
JP4690424B2 (ja) 2005-12-26 2011-06-01 パナソニック株式会社 コマンド処理装置、方法、及び集積回路装置
KR20080013752A (ko) * 2006-08-08 2008-02-13 스미또모 가가꾸 가부시끼가이샤 편광 시트 및 편광 시트 제조 방법
US8683483B2 (en) * 2008-03-25 2014-03-25 Oracle America, Inc. Resource utilization monitor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3827031A (en) * 1973-03-19 1974-07-30 Instr Inc Element select/replace apparatus for a vector computing system
US4156905A (en) * 1974-02-28 1979-05-29 Ncr Corporation Method and apparatus for improving access speed in a random access memory
JPS5148937A (en) * 1974-10-25 1976-04-27 Fujitsu Ltd Kiokusochi niokeru junjoseigyohoshiki
US4050094A (en) * 1976-04-30 1977-09-20 International Business Machines Corporation Translator lookahead controls
US4128880A (en) * 1976-06-30 1978-12-05 Cray Research, Inc. Computer vector register processing
US4079455A (en) * 1976-12-13 1978-03-14 Rca Corporation Microprocessor architecture
US4310880A (en) * 1979-09-10 1982-01-12 Nixdorf Computer Corporation High-speed synchronous computer using pipelined registers and a two-level fixed priority circuit
KR860001434B1 (ko) * 1980-11-21 1986-09-24 후지쑤 가부시끼가이샤 데이타 처리시 스템
JPS57113175A (en) * 1980-12-29 1982-07-14 Fujitsu Ltd Vector arithmetic device
JPS57209570A (en) * 1981-06-19 1982-12-22 Fujitsu Ltd Vector processing device
US4399507A (en) * 1981-06-30 1983-08-16 Ibm Corporation Instruction address stack in the data memory of an instruction-pipelined processor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6464046A (en) * 1987-09-04 1989-03-09 Fujitsu Ltd Memory access control system

Also Published As

Publication number Publication date
EP0146943A3 (en) 1988-01-27
EP0146943A2 (en) 1985-07-03
JPH0139138B2 (ja) 1989-08-18
EP0146943B1 (en) 1990-08-16
DE3482997D1 (de) 1990-09-20
US4677544A (en) 1987-06-30

Similar Documents

Publication Publication Date Title
JPS60156151A (ja) メモリアクセス制御装置
US5692165A (en) Memory controller with low skew control signal
EP0579389B1 (en) Source synchronized metastable free bus
JP2003263361A (ja) 高性能ダイナミックメモリシステム
EP0321628B1 (en) Shared memory interface for a data processing system
CA2050129A1 (en) Dynamic bus arbitration with grant sharing each cycle
JPH03206543A (ja) 同期化回路
JPH04233059A (ja) 情報処理装置
JPH07152586A (ja) 循環優先順位エンコーダ
JP2624388B2 (ja) Ｄｍａ装置
JPS60126748A (ja) メモリアクセス制御装置
CA1062376A (en) Memory control system
JP2712130B2 (ja) バスアービトレーション方式
JPS59183455A (ja) マルチコンピユ−タシステム
JPH0355863B2 (ja)
JPS6014435B2 (ja) 記憶装置
JP2829100B2 (ja) バス競合回路
JPS59142626A (ja) バス競合防止回路
JPS6347856A (ja) メモリシステム
JPH01314367A (ja) マルチプロセッサシステムのメモリ制御装置
JPS61255448A (ja) メモリアクセス制御装置
JPS63129451A (ja) メモリ制御回路
JPH0348978A (ja) 画像メモリ装置のバス調停装置
JPH027140A (ja) メモリ・アクセス方式
JPH0355862B2 (ja)