JPS60126748A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPS60126748A JPS60126748A JP23448683A JP23448683A JPS60126748A JP S60126748 A JPS60126748 A JP S60126748A JP 23448683 A JP23448683 A JP 23448683A JP 23448683 A JP23448683 A JP 23448683A JP S60126748 A JPS60126748 A JP S60126748A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は情報処理装置における複数の蚤紫から成るデー
タの連続したアクセスの制御を行なうメモリアクセス制
御装置に関する。
タの連続したアクセスの制御を行なうメモリアクセス制
御装置に関する。
従来、各要素がメモリ上に等間隔で配置される複数要素
からなるデータのアクセスを行なう方法として１要素ず
つアクセスしようとしているメモリ単位が使用状態にあ
るかどうかを試験し、該メモリ単位が使用状態でなけれ
ばメモリに対してアクセス要求信号を送出するという方
法が提案されう欠点がおる。また複数要素からなるデー
タを取エア量の増加という欠点が顕著になってくる。こ
のハードウェア量の増加という欠点を解消するための方
法として全メモリ単位を使用状態として、メモリ単位内
の競合が起こら々いようにメモリに対してアクセス要求
信号の送出を制限するという方法が提案されている。こ
の方法によると、先行するデータの最終要素のアクセス
要求信号の送出後、メモリ単位のサイクル時間分は全メ
モリ単位が使用状態となっておシ、後続のデータのアク
セスで先行するデータによってアクセスされないメモリ
単位にアクセスしようとする場合も、メモリ単位のサイ
クル時間待たされることになシ性能上の問題がある。
からなるデータのアクセスを行なう方法として１要素ず
つアクセスしようとしているメモリ単位が使用状態にあ
るかどうかを試験し、該メモリ単位が使用状態でなけれ
ばメモリに対してアクセス要求信号を送出するという方
法が提案されう欠点がおる。また複数要素からなるデー
タを取エア量の増加という欠点が顕著になってくる。こ
のハードウェア量の増加という欠点を解消するための方
法として全メモリ単位を使用状態として、メモリ単位内
の競合が起こら々いようにメモリに対してアクセス要求
信号の送出を制限するという方法が提案されている。こ
の方法によると、先行するデータの最終要素のアクセス
要求信号の送出後、メモリ単位のサイクル時間分は全メ
モリ単位が使用状態となっておシ、後続のデータのアク
セスで先行するデータによってアクセスされないメモリ
単位にアクセスしようとする場合も、メモリ単位のサイ
クル時間待たされることになシ性能上の問題がある。
本発明の目的は上述の欠点を除去し、高速に複数要素か
ら成るデータの連続アクセスできるようにしたメモリア
クセス制御装置を提供することにある。
ら成るデータの連続アクセスできるようにしたメモリア
クセス制御装置を提供することにある。
本発明の装置は、互いに独立にアクセス可能表複数のメ
モリ単位１１に番地付けがなされたメモリに対して、各
要素がメモリ上に連続に配置される複数要素から々るデ
ータのアクセスを制御するメモリアクセス制御装置であ
って、 データの要素数を供給する供給手段と、先頭要素のメモ
リ単位のアドレス情報を供給する供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報から最終要素のアドレス情報を計算する計算手
段と、 該最終要素のメモリ単位のアドレス情報を保持する保持
手段とを備え、 第１のデータの最終要素のメモリ単位のアドレス情報と
、前記第１のデータに引続いてアクセスされる第２のデ
ータの先頭要素のメモリ単位のアドレス情報との差を引
算することによシ、第１のデータのアクセスによシ使用
状態になっているメモリ単位に対する第２のデータによ
るアクセス要求が送出可能となる時間間隔を計算する計
算手段とを含むことを％豫としている。
モリ単位１１に番地付けがなされたメモリに対して、各
要素がメモリ上に連続に配置される複数要素から々るデ
ータのアクセスを制御するメモリアクセス制御装置であ
って、 データの要素数を供給する供給手段と、先頭要素のメモ
リ単位のアドレス情報を供給する供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報から最終要素のアドレス情報を計算する計算手
段と、 該最終要素のメモリ単位のアドレス情報を保持する保持
手段とを備え、 第１のデータの最終要素のメモリ単位のアドレス情報と
、前記第１のデータに引続いてアクセスされる第２のデ
ータの先頭要素のメモリ単位のアドレス情報との差を引
算することによシ、第１のデータのアクセスによシ使用
状態になっているメモリ単位に対する第２のデータによ
るアクセス要求が送出可能となる時間間隔を計算する計
算手段とを含むことを％豫としている。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、加算回路１
，４．６および９、レジスタ２、補数回路３．５および
８、およびゲート回路７から構成されている。加算回路
１は、結線１０１を介して供給されるデータの要素数と
結線１０２を介して供給されるデータの先頭要素のアド
レス情報を加算し、さらに値″′１”を減じてデータの
最終要素のアドレス情報を得、結線１０３を介してレジ
スタ２に供給される。レジスタ２Ｌ前ｆｉｃ７１１１初
回路１の出力であるデータの最終要素のアドレス情報を
保持し、その保持内容を結Ｉｊ！１０４を介して加算回
路４に供給する。補数回路３は前記結線１０２を介して
供給されるデータの先頭機素のアドレス情報の２の補数
をめ、その補数を結＃１１．１０５を介して加避回路４
に供給する。加算回路４は結線１０４を介して供給され
る前記データの最終要素のアドレス情報と、結線１０５
を介して供給される前記データの先頭裏素のアドレス情
報の２の補数とを加え、前記データの最終り素のアドレ
ス情報と前記データの先頭要素のアドレス情報との差が
計シされ、結線１０６を介して補翻回鋭５ならびに加算
回路９に供給される。補数回路５は前記データの最終要
素のアドレス情報と前記データの先頭要素のアドレス情
報との差の１の補数をめる回鈴で結線１０７を介して加
算回路６に供給される。
，４．６および９、レジスタ２、補数回路３．５および
８、およびゲート回路７から構成されている。加算回路
１は、結線１０１を介して供給されるデータの要素数と
結線１０２を介して供給されるデータの先頭要素のアド
レス情報を加算し、さらに値″′１”を減じてデータの
最終要素のアドレス情報を得、結線１０３を介してレジ
スタ２に供給される。レジスタ２Ｌ前ｆｉｃ７１１１初
回路１の出力であるデータの最終要素のアドレス情報を
保持し、その保持内容を結Ｉｊ！１０４を介して加算回
路４に供給する。補数回路３は前記結線１０２を介して
供給されるデータの先頭機素のアドレス情報の２の補数
をめ、その補数を結＃１１．１０５を介して加避回路４
に供給する。加算回路４は結線１０４を介して供給され
る前記データの最終要素のアドレス情報と、結線１０５
を介して供給される前記データの先頭裏素のアドレス情
報の２の補数とを加え、前記データの最終り素のアドレ
ス情報と前記データの先頭要素のアドレス情報との差が
計シされ、結線１０６を介して補翻回鋭５ならびに加算
回路９に供給される。補数回路５は前記データの最終要
素のアドレス情報と前記データの先頭要素のアドレス情
報との差の１の補数をめる回鈴で結線１０７を介して加
算回路６に供給される。
加算回路６は結線１０７を介して供給きれる前記アドレ
ス情報の差の・１の補数と、結＃１０８を介して供給さ
れるメモリ単位のサイクル時間情報とを加え、結線１０
９を介してゲート回路７に供給する。ゲート回路７は結
ｌｉｐ、 １１１を介して供給される信号の論理値によ
シ、結線１０９を介して供給されるデータか値″θ″か
を結線１１２を介して出力し、該出力が待合せに必要な
りロックサイクル数になる。補数回路８は結線１０８を
介して供給されるメモリ単位のサイクル時間情報の２の
補数をとる回路で結線１１０を介して加算回路９に供給
される。加算回路９は結線１０６を介して供給される前
記アドレス情報の差と、結線１１０を介して供給される
前記メモリ単位のサイクル時間情報の２の補数とが加え
られ、さらに値″１”茅：加えられて最上位ビットが結
線１１１を介して前記ゲート回路７に供給する 以上のような構成における一実施例の動作を詳細に説明
する。この実施例ではメモリ単位の数が６４個、メモリ
単位のサイクル時間が１６クロツクサイクル、データの
按素数は最大６４個までと仮定する。第１のデータのア
クセス要求が発せら゛ れると結線１０１を介してデー
タの喪帛数が、結線１０２を介して先頭要素のアドレス
情報が供給され、加算回路１で前記データの黴素数と前
記アドレス情報と値”１＃とが加えられて最終要素のア
ドレス情報が祷られ、レジスタ２に保持される。
ス情報の差の・１の補数と、結＃１０８を介して供給さ
れるメモリ単位のサイクル時間情報とを加え、結線１０
９を介してゲート回路７に供給する。ゲート回路７は結
ｌｉｐ、 １１１を介して供給される信号の論理値によ
シ、結線１０９を介して供給されるデータか値″θ″か
を結線１１２を介して出力し、該出力が待合せに必要な
りロックサイクル数になる。補数回路８は結線１０８を
介して供給されるメモリ単位のサイクル時間情報の２の
補数をとる回路で結線１１０を介して加算回路９に供給
される。加算回路９は結線１０６を介して供給される前
記アドレス情報の差と、結線１１０を介して供給される
前記メモリ単位のサイクル時間情報の２の補数とが加え
られ、さらに値″１”茅：加えられて最上位ビットが結
線１１１を介して前記ゲート回路７に供給する 以上のような構成における一実施例の動作を詳細に説明
する。この実施例ではメモリ単位の数が６４個、メモリ
単位のサイクル時間が１６クロツクサイクル、データの
按素数は最大６４個までと仮定する。第１のデータのア
クセス要求が発せら゛ れると結線１０１を介してデー
タの喪帛数が、結線１０２を介して先頭要素のアドレス
情報が供給され、加算回路１で前記データの黴素数と前
記アドレス情報と値”１＃とが加えられて最終要素のア
ドレス情報が祷られ、レジスタ２に保持される。
レジスタ２に保持された内′＠社第２のデータのアクセ
ス要求が発せられるまで保持される。第１の、データの
アクセス要求のメモリへの送出が開始されると第２のデ
ータのアクセス砂求が発せられる。
ス要求が発せられるまで保持される。第１の、データの
アクセス要求のメモリへの送出が開始されると第２のデ
ータのアクセス砂求が発せられる。
第２のデータのアクセス要求が発生されると結線１０２
を介して送られてくる先頭素素のアドレス情報が補数回
路３で２の補数をめられ、加り回路４で前記レジスタ２
に保持されている第１のデータの最終要素のアドレス情
報と、結＃１０２から併結される第２のデータの先頭要
素のアドレス情報の差がめられる。補数回路８でめられ
た結線１０Ｂを介して供給されるメモリ単位のサイクル
時間Ｔｃの２の補数と＃“１”とを加算ｐ（路９で〃口
えることによシ、前記アドレス情報の差からメモリ単位
のサイクル時ｒｌ！１（ＴＣ−１）、すなわち１５を減
じ、前記アドレス情報の差と前記サイクル時間情報との
大小によシ符号に相当するル″上位ビットがゲート回路
７を制御する信号として結線１１１を介して送出される
。すなわち、前記アドレス情報の差か１５以上ある場合
に前記ゲート回路７の出力が値″Ｏ”になシ、第１のデ
ータのメモリに対するアクセスが終了するとすぐに第２
のデータのメモリに対するアクセス要求信号を送出する
ことか可能となる。これは複数の要素ｔ１メモリ上に連
続して配置されている場合、第２図に示すように第１の
データの最終要素のメモリアクセス要求信号を送出した
次のクロックサイクルで第２のデータの先頭要素のメモ
リアクセス要求信号を送出しても、該サイクルでは前記
第２のデータの先頭要素のアドレス情報に対応するメモ
リ単位は使用可能状態になっている。存１記第１のデー
タの九終要素のアドレス情報に対応するメモリ単位に対
する第２のデータのアクセス要求が送出されるタイミン
グには該メモリ単位は使用可能になっている。したがっ
て、前記アドレス情報の差か１５以上あると、前記第１
のデータの最終要素に対するアクセス要求信号をメモリ
に対して送出した次のクロックサイクルで前記第２のデ
ータの先頭シ素に対するアクセス做求信号をメ七りに対
して送出しても、前記第１のデータのアクセス要求によ
って使用状態になっているメモリ単位に対しては前記第
２のデータのアクセス教求伯号は送出されない。また、
アドレス情報の差が負となる塾舎には６４を法とした加
算が行なわれるから、力ｎ算回路４の出力力そのまま利
用できる。たとえば第１のデータの最終要素のアドレス
情報からで第２のデータの先頭要素が５４の場合、アド
レス情報の差は−４９であるか前記加算回路４の出力は
６４を法としだ値である１５となる。この場合は第１の
データの最終シ素のメモリアクセス要求信号を送出した
次のクロックサイクルで第１のデータのメモリアクセス
徴求信号を送出することかできる。次に、アドレス情報
の差が１５末端の場合には、加算回路９でアドレス情報
の差からＴｃ−１すなわち１５を減じるため、加無回路
９の出力は負とカシ、結線１１１の陥・理飴は′１＃と
なる。
を介して送られてくる先頭素素のアドレス情報が補数回
路３で２の補数をめられ、加り回路４で前記レジスタ２
に保持されている第１のデータの最終要素のアドレス情
報と、結＃１０２から併結される第２のデータの先頭要
素のアドレス情報の差がめられる。補数回路８でめられ
た結線１０Ｂを介して供給されるメモリ単位のサイクル
時間Ｔｃの２の補数と＃“１”とを加算ｐ（路９で〃口
えることによシ、前記アドレス情報の差からメモリ単位
のサイクル時ｒｌ！１（ＴＣ−１）、すなわち１５を減
じ、前記アドレス情報の差と前記サイクル時間情報との
大小によシ符号に相当するル″上位ビットがゲート回路
７を制御する信号として結線１１１を介して送出される
。すなわち、前記アドレス情報の差か１５以上ある場合
に前記ゲート回路７の出力が値″Ｏ”になシ、第１のデ
ータのメモリに対するアクセスが終了するとすぐに第２
のデータのメモリに対するアクセス要求信号を送出する
ことか可能となる。これは複数の要素ｔ１メモリ上に連
続して配置されている場合、第２図に示すように第１の
データの最終要素のメモリアクセス要求信号を送出した
次のクロックサイクルで第２のデータの先頭要素のメモ
リアクセス要求信号を送出しても、該サイクルでは前記
第２のデータの先頭要素のアドレス情報に対応するメモ
リ単位は使用可能状態になっている。存１記第１のデー
タの九終要素のアドレス情報に対応するメモリ単位に対
する第２のデータのアクセス要求が送出されるタイミン
グには該メモリ単位は使用可能になっている。したがっ
て、前記アドレス情報の差か１５以上あると、前記第１
のデータの最終要素に対するアクセス要求信号をメモリ
に対して送出した次のクロックサイクルで前記第２のデ
ータの先頭シ素に対するアクセス做求信号をメ七りに対
して送出しても、前記第１のデータのアクセス要求によ
って使用状態になっているメモリ単位に対しては前記第
２のデータのアクセス教求伯号は送出されない。また、
アドレス情報の差が負となる塾舎には６４を法とした加
算が行なわれるから、力ｎ算回路４の出力力そのまま利
用できる。たとえば第１のデータの最終要素のアドレス
情報からで第２のデータの先頭要素が５４の場合、アド
レス情報の差は−４９であるか前記加算回路４の出力は
６４を法としだ値である１５となる。この場合は第１の
データの最終シ素のメモリアクセス要求信号を送出した
次のクロックサイクルで第１のデータのメモリアクセス
徴求信号を送出することかできる。次に、アドレス情報
の差が１５末端の場合には、加算回路９でアドレス情報
の差からＴｃ−１すなわち１５を減じるため、加無回路
９の出力は負とカシ、結線１１１の陥・理飴は′１＃と
なる。
したがって、ゲート回路７からは加算回路６の出力が結
１ｆｆｒ１１２を介して送出される。加算回路６は、補
数回路５によって得られたアドレス情報の差の１の補数
と、結線１０８によシ供給されるメモリ単位のサイクル
時間ＴＣを加えこのＴｃからアドレス情報の差を減じ、
さらに１を減じた値を出力している。たとえは、アドレ
ス情報の差が１４であるとすると、加算回路６の出力は
１６−１４−１で値”１＃となシ、また、加算回路９の
最上位ビットは１４−１６＋１で値″′−１”となる。
１ｆｆｒ１１２を介して送出される。加算回路６は、補
数回路５によって得られたアドレス情報の差の１の補数
と、結線１０８によシ供給されるメモリ単位のサイクル
時間ＴＣを加えこのＴｃからアドレス情報の差を減じ、
さらに１を減じた値を出力している。たとえは、アドレ
ス情報の差が１４であるとすると、加算回路６の出力は
１６−１４−１で値”１＃となシ、また、加算回路９の
最上位ビットは１４−１６＋１で値″′−１”となる。
したがって、結線１１１の論理値は６１”となシ、ゲー
ト回路７の出力はイ酢１１＃となシ、待合せに必要なり
ロックサイクル数は１クロツクサイクルとなる。このこ
とは第３図に示される。第２のデータのメモリに対する
アクセス要求信号の送出は、第１のデータの最終多素の
メモリに対するアクセス要求信号が送出されるタイミン
グから（待合せクロツクサイクル数１＋１クロツクサイ
クル数俵から開始される。アドレス情報の差が１４の場
合は第１のデータの最終＊素のメモリに対するアクセス
要求が送出された２クロツクザイクル後から第２のデー
タのメモリに対するアクセス要求信号の送出が開始され
る。
ト回路７の出力はイ酢１１＃となシ、待合せに必要なり
ロックサイクル数は１クロツクサイクルとなる。このこ
とは第３図に示される。第２のデータのメモリに対する
アクセス要求信号の送出は、第１のデータの最終多素の
メモリに対するアクセス要求信号が送出されるタイミン
グから（待合せクロツクサイクル数１＋１クロツクサイ
クル数俵から開始される。アドレス情報の差が１４の場
合は第１のデータの最終＊素のメモリに対するアクセス
要求が送出された２クロツクザイクル後から第２のデー
タのメモリに対するアクセス要求信号の送出が開始され
る。
本発明には第１のデータの最終要素のアドレス情報を計
算し、第２のデータの先頭要素のアドレス情報と比較し
、アドレス情報間の関係とメ篭す単位のサイクル時間か
ら待合せクロックサイクル数を計算できるように構成す
ることによシ、メモリ単位が使用状態でなくなるタイミ
ングを予測して、第２のデータのアクセス要求信号と送
出を早めることができるという効果がある。
算し、第２のデータの先頭要素のアドレス情報と比較し
、アドレス情報間の関係とメ篭す単位のサイクル時間か
ら待合せクロックサイクル数を計算できるように構成す
ることによシ、メモリ単位が使用状態でなくなるタイミ
ングを予測して、第２のデータのアクセス要求信号と送
出を早めることができるという効果がある。
第１図は本発明の一実施例を示す図および第２図ならび
に第３図はアドレス情報と使用状態にあるメモリ単位と
メモリに対するアクセス要求信号を送出するタイミング
の関係を示す図である。 第１図から第３図において、１，４，６，９・・・・・
・加算回路、２・・・・・・レジスタ、３，８・・・・
・・２の補数回路、５・・・・・・１の補数回路、７・
・・・・・ゲート回路、１０１・・・・・・データの要
素敷線、１０２・・・・・・データの先頭要素のアドレ
ス情報線、１０３〜１０７，１０９〜１１１・・・・・
・結線、１０８・・・・・・メモリ単位のサイクル時間
情報線、１１２・・・・・・待合せクロックサイクル数
線。 秦 ｌ 図 手続補正書（自発） ＧＯ，３，−４ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２３４４８６
１号２、発明の名称 メモリアクセス制御装置３、補正
をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 （Ａ）明細書の「特許請求の範囲」の欄（Ｂ）明ｍｓ、
の「発明の詳細な説明」の欄６、補正の内容 （Ａ）別紙のとおシ （Ｂ） （１） 第７頁第２０行目の記載「１」を「−
１」と訂正します。 ■ 第８頁第６行目の記載「発生されると」を「発せら
れると」と訂正します。 （３）第ｔｏ頁第１４行目の記載１１５末端」をｒ１５
未満」と訂正します。 （４）第１１頁第１５行目の記載「サイクル数１千」を
「サイクル数）＋」と訂正します。 別紙 特許請求の範囲 互いに独立にアクセス可能な複数のメモリ単位順に番地
付けがなされたメモリに対してそれぞれがメモリ上に連
続に配置される複数要素からなるデータのアクセスを制
御するメモリアクセス制御装置でおって、 データの要素数を供給する供給手段と、失語要素のメモ
リ単位のアドレス情報を供給する供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報とから最終要素のメモリ単位のアドレス情報を
計算する計算手段と、 該最終要素のメモリ単位のアドレス情報を保持する保持
手段と、 − 第１のデータの最終要素のメそり単位のアドレス情報と
前記第１のデータに引続いてアクセスされる第２のデー
タの先頭要素のメモリ単位のアドレス情報との差を計算
することＫより、第１のデータのアクセスにより使用状
態になっているメモリ単位に対する第２のデータによる
アクセス要求が送出可能となる時間間隔を計算する計算
手段とを含むことを特徴とするメそリアクセス制御装置
。
に第３図はアドレス情報と使用状態にあるメモリ単位と
メモリに対するアクセス要求信号を送出するタイミング
の関係を示す図である。 第１図から第３図において、１，４，６，９・・・・・
・加算回路、２・・・・・・レジスタ、３，８・・・・
・・２の補数回路、５・・・・・・１の補数回路、７・
・・・・・ゲート回路、１０１・・・・・・データの要
素敷線、１０２・・・・・・データの先頭要素のアドレ
ス情報線、１０３〜１０７，１０９〜１１１・・・・・
・結線、１０８・・・・・・メモリ単位のサイクル時間
情報線、１１２・・・・・・待合せクロックサイクル数
線。 秦 ｌ 図 手続補正書（自発） ＧＯ，３，−４ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２３４４８６
１号２、発明の名称 メモリアクセス制御装置３、補正
をする者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 （Ａ）明細書の「特許請求の範囲」の欄（Ｂ）明ｍｓ、
の「発明の詳細な説明」の欄６、補正の内容 （Ａ）別紙のとおシ （Ｂ） （１） 第７頁第２０行目の記載「１」を「−
１」と訂正します。 ■ 第８頁第６行目の記載「発生されると」を「発せら
れると」と訂正します。 （３）第ｔｏ頁第１４行目の記載１１５末端」をｒ１５
未満」と訂正します。 （４）第１１頁第１５行目の記載「サイクル数１千」を
「サイクル数）＋」と訂正します。 別紙 特許請求の範囲 互いに独立にアクセス可能な複数のメモリ単位順に番地
付けがなされたメモリに対してそれぞれがメモリ上に連
続に配置される複数要素からなるデータのアクセスを制
御するメモリアクセス制御装置でおって、 データの要素数を供給する供給手段と、失語要素のメモ
リ単位のアドレス情報を供給する供給手段と、 前記データの要素数と前記先頭要素のメモリ単位のアド
レス情報とから最終要素のメモリ単位のアドレス情報を
計算する計算手段と、 該最終要素のメモリ単位のアドレス情報を保持する保持
手段と、 − 第１のデータの最終要素のメそり単位のアドレス情報と
前記第１のデータに引続いてアクセスされる第２のデー
タの先頭要素のメモリ単位のアドレス情報との差を計算
することＫより、第１のデータのアクセスにより使用状
態になっているメモリ単位に対する第２のデータによる
アクセス要求が送出可能となる時間間隔を計算する計算
手段とを含むことを特徴とするメそリアクセス制御装置
。
Claims (1)
- 【特許請求の範囲】 互いに独立にアクセス可能な複数のメモリ単位型に番地
付けがなされたメモリに対してそれぞれがメモリ上に連
続に配置される複格要素からなるデータのアクセスを制
御するメモリアクセス制御装渦であって、 データの微素数を供給する供給手段と、先頭要素のメモ
リ単位のアドレス情報を供給する供約手段と、 前記データの畳床と前記先頭倹素のメモリ単位のアドレ
ス情報とから最終要素のメモリ単位のアドレス情報をｎ
ｉ算する計算手段と、 該最終要素のメモリ単位のアドレス情報を保持する保持
手段と、 第１のデータの最終要素のメモリ単位のアドレス情報と
前記第１のデータに引続いてアクセスされる第２のデー
タの先頭扱素のメモリ単位のアドレス情報との差を計咎
することにより、第１のデ、−夕のアクセスによシ使用
状態になっているメモリ単位に対する第２のデータによ
るアクセス要求が送出可能となる時間間隔を計算する計
一手段とを含むことを特徴とするメモリアクセス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23448683A JPS60126748A (ja) | 1983-12-13 | 1983-12-13 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23448683A JPS60126748A (ja) | 1983-12-13 | 1983-12-13 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60126748A true JPS60126748A (ja) | 1985-07-06 |
| JPH0139137B2 JPH0139137B2 (ja) | 1989-08-18 |
Family
ID=16971775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23448683A Granted JPS60126748A (ja) | 1983-12-13 | 1983-12-13 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247742A (ja) * | 1988-08-09 | 1990-02-16 | Agency Of Ind Science & Technol | ビジータイム制御方式 |
-
1983
- 1983-12-13 JP JP23448683A patent/JPS60126748A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247742A (ja) * | 1988-08-09 | 1990-02-16 | Agency Of Ind Science & Technol | ビジータイム制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139137B2 (ja) | 1989-08-18 |
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