JPH07122856B2 - 記憶アクセス制御装置 - Google Patents
記憶アクセス制御装置Info
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- JPH07122856B2 JPH07122856B2 JP8188686A JP8188686A JPH07122856B2 JP H07122856 B2 JPH07122856 B2 JP H07122856B2 JP 8188686 A JP8188686 A JP 8188686A JP 8188686 A JP8188686 A JP 8188686A JP H07122856 B2 JPH07122856 B2 JP H07122856B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における記憶アクセス制御装置に
関し、特に複数個の要素から成るデータの連続したアク
セスの制御を行なう記憶アクセス制御装置に関する。
関し、特に複数個の要素から成るデータの連続したアク
セスの制御を行なう記憶アクセス制御装置に関する。
従来、ベクトルデータのような複数要素から成るデータ
を連続してアクセスする制御を行なう記憶アクセス制御
装置としては、先頭要素の記憶単位のアドレス情報たと
えばバンクアドレスと要素数とから先行してアクセスさ
れるデータの最終要素の記憶単位のアドレス情報を求め
て保持し、引続いてアクセスされる後続データの先頭要
素の記憶単位のアクセス情報と、前記保持されている先
行データの最終要素の記憶単位のアドレス情報との差か
ら、後続データのアクセスを開始してから先行データの
最終要素の記憶単位がアクセスされるまでのクロックサ
イクル数を求め、記憶単位のサイクル時間とその求まっ
たクロックサイクル数とを比較することにより、後続デ
ータのアクセスと先行データのアクセスとで同一の記憶
単位に対して、メモリ単位のサイクル時間内にアクセス
されないように、先行データのアクセス終了後、後続デ
ータのアクセスを開始するまでの待合せ時間を計算して
いる装置がある（例えば特開昭60−126748号公報）。
を連続してアクセスする制御を行なう記憶アクセス制御
装置としては、先頭要素の記憶単位のアドレス情報たと
えばバンクアドレスと要素数とから先行してアクセスさ
れるデータの最終要素の記憶単位のアドレス情報を求め
て保持し、引続いてアクセスされる後続データの先頭要
素の記憶単位のアクセス情報と、前記保持されている先
行データの最終要素の記憶単位のアドレス情報との差か
ら、後続データのアクセスを開始してから先行データの
最終要素の記憶単位がアクセスされるまでのクロックサ
イクル数を求め、記憶単位のサイクル時間とその求まっ
たクロックサイクル数とを比較することにより、後続デ
ータのアクセスと先行データのアクセスとで同一の記憶
単位に対して、メモリ単位のサイクル時間内にアクセス
されないように、先行データのアクセス終了後、後続デ
ータのアクセスを開始するまでの待合せ時間を計算して
いる装置がある（例えば特開昭60−126748号公報）。
しかし、上述した従来の記憶アクセス制御装置は、デー
タのアクセスを先頭要素から開始することを前提として
いるため、最悪の場合、先行データの最終要素のアクセ
スする記憶単位と、後続データのアクセスの先頭要素の
記憶単位とが一致したときは、後続データのアクセス開
始が記憶単位のサイクル時間分遅れることになり、連続
アクセスの高速化がはかれないことがある。
タのアクセスを先頭要素から開始することを前提として
いるため、最悪の場合、先行データの最終要素のアクセ
スする記憶単位と、後続データのアクセスの先頭要素の
記憶単位とが一致したときは、後続データのアクセス開
始が記憶単位のサイクル時間分遅れることになり、連続
アクセスの高速化がはかれないことがある。
本発明はこのような従来の欠点を解決したもので、その
目的は、記憶装置のアクセスをより一層高速化し得るよ
うにすることにある。
目的は、記憶装置のアクセスをより一層高速化し得るよ
うにすることにある。
本発明の記憶アクセス制御装置は、上記問題点を解決す
るために、互いに独立にアクセス可能な複数の記憶単位
から構成され、記憶単位順に番地付けがなされた記憶装
置に対して、それぞれが記憶装置上に連続に配置される
複数要素から成るデータのアクセスを制御する記憶アク
セス制御装置であって、 （ａ）第１のデータおよび該第１のデータの直後にアク
セスする第２のデータそれぞれの要素数を保持する要素
数保持手段と、 （ｂ）前記第１のデータおよび前記第２のデータそれぞ
れの先頭要素の記憶単位のアドレス情報を保持するアド
レス情報保持手段と、 （ｃ）前記保持された第１のデータの要素数および第１
のデータの先頭要素の記憶単位のアドレス情報から求め
た前記第１のデータの最終要素の記憶単位のアドレス情
報と、前記保持された第２のデータの先頭要素の記憶単
位のアドレス情報とから、前記第１のデータの最終要素
の記憶単位の次の記憶単位の要素に対応する前記第２の
データの要素の要素番号を求め、 前記第２のデータの先頭要素の記憶単位のアドレス情報
が、前記第１のデータの最終要素の記憶単位のアドレス
情報と記憶単位のサイクル時間とから求めた前記第１の
データのアクセス要求送出終了時に使用状態にある記憶
単位のうちの先頭の記憶単位のアドレス情報と、前記第
１のデータの最終要素の記憶単位のアドレス情報との範
囲内に含まれており、且つ、前記保持された第２のデー
タの要素数と前記要素番号とから求めた、前記第２のデ
ータの前記要素番号の要素から最終要素までの全ての要
素をアクセスするのに必要なアクセス時間が、記憶単位
のサイクル時間以上のとき、 前記求めた要素番号を前記第２のデータのアクセス要求
開始要素番号とする計算手段と、 （ｄ）前記第１のデータの最終要素の記憶単位のアクセ
ス要求送出後、前記第２のデータのアクセスを前記計算
手段で計算された前記アクセス要求開始要素番号の要素
から開始し、前記第２のデータの最終要素までアクセス
した後、前記第２のデータの先頭要素から前記アクセス
要求開始要素番号直前の要素までをアクセスするアクセ
ス制御手段とを備えている。
るために、互いに独立にアクセス可能な複数の記憶単位
から構成され、記憶単位順に番地付けがなされた記憶装
置に対して、それぞれが記憶装置上に連続に配置される
複数要素から成るデータのアクセスを制御する記憶アク
セス制御装置であって、 （ａ）第１のデータおよび該第１のデータの直後にアク
セスする第２のデータそれぞれの要素数を保持する要素
数保持手段と、 （ｂ）前記第１のデータおよび前記第２のデータそれぞ
れの先頭要素の記憶単位のアドレス情報を保持するアド
レス情報保持手段と、 （ｃ）前記保持された第１のデータの要素数および第１
のデータの先頭要素の記憶単位のアドレス情報から求め
た前記第１のデータの最終要素の記憶単位のアドレス情
報と、前記保持された第２のデータの先頭要素の記憶単
位のアドレス情報とから、前記第１のデータの最終要素
の記憶単位の次の記憶単位の要素に対応する前記第２の
データの要素の要素番号を求め、 前記第２のデータの先頭要素の記憶単位のアドレス情報
が、前記第１のデータの最終要素の記憶単位のアドレス
情報と記憶単位のサイクル時間とから求めた前記第１の
データのアクセス要求送出終了時に使用状態にある記憶
単位のうちの先頭の記憶単位のアドレス情報と、前記第
１のデータの最終要素の記憶単位のアドレス情報との範
囲内に含まれており、且つ、前記保持された第２のデー
タの要素数と前記要素番号とから求めた、前記第２のデ
ータの前記要素番号の要素から最終要素までの全ての要
素をアクセスするのに必要なアクセス時間が、記憶単位
のサイクル時間以上のとき、 前記求めた要素番号を前記第２のデータのアクセス要求
開始要素番号とする計算手段と、 （ｄ）前記第１のデータの最終要素の記憶単位のアクセ
ス要求送出後、前記第２のデータのアクセスを前記計算
手段で計算された前記アクセス要求開始要素番号の要素
から開始し、前記第２のデータの最終要素までアクセス
した後、前記第２のデータの先頭要素から前記アクセス
要求開始要素番号直前の要素までをアクセスするアクセ
ス制御手段とを備えている。
本発明は、互いに独立にアクセス可能な複数の記憶単位
から構成され、記憶単位順に番地付けがなされた記憶装
置に対して、それぞれが記憶装置上に連続に配置される
複数要素から成るデータのアクセスにおいては、アクセ
スする要素番号の順番を保証する必要のないことに着目
してなされたものであり、計算手段で求められた第２の
データのアクセス要求開始要素番号は、待合せ時間なし
で連続アクセス可能な要素番号となるので、この要素番
号よりアクセスを開始し、最終要素までアクセスしたら
先頭の要素に戻って残りの要素をアクセスすることによ
り、記憶装置のアクセスの高速化がはかられる。
から構成され、記憶単位順に番地付けがなされた記憶装
置に対して、それぞれが記憶装置上に連続に配置される
複数要素から成るデータのアクセスにおいては、アクセ
スする要素番号の順番を保証する必要のないことに着目
してなされたものであり、計算手段で求められた第２の
データのアクセス要求開始要素番号は、待合せ時間なし
で連続アクセス可能な要素番号となるので、この要素番
号よりアクセスを開始し、最終要素までアクセスしたら
先頭の要素に戻って残りの要素をアクセスすることによ
り、記憶装置のアクセスの高速化がはかられる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、レ
ジスタ1,2,3,4,5,9,10,19と、加算回路7,8,13,16と、補
数回路6,12,15と、記憶単位重複検出回路11と、ゲート
回路14,17と、比較回路18とから構成されている。
ジスタ1,2,3,4,5,9,10,19と、加算回路7,8,13,16と、補
数回路6,12,15と、記憶単位重複検出回路11と、ゲート
回路14,17と、比較回路18とから構成されている。
レジスタ２には第１のデータの先頭要素の記憶単位アド
レス情報が、レジスタ３には第１のデータの要素数がセ
ットされ、それぞれ結線21,31を介して加算回路７に供
給される。加算回路７は、第１のデータの先頭要素の記
憶単位アドレス情報と第１のデータの要素数を加算し、
更に値“−1"を加算して、第１のデータの最終要素のア
ドレス情報を生成し、結線71を介して加算回路８および
レジスタ10に供給する。
レス情報が、レジスタ３には第１のデータの要素数がセ
ットされ、それぞれ結線21,31を介して加算回路７に供
給される。加算回路７は、第１のデータの先頭要素の記
憶単位アドレス情報と第１のデータの要素数を加算し、
更に値“−1"を加算して、第１のデータの最終要素のア
ドレス情報を生成し、結線71を介して加算回路８および
レジスタ10に供給する。
レジスタ10は、前記加算回路７の出力である第１のデー
タの最終要素の記憶単位情報を保持し、結線101を介し
て記憶単位重複検出回路11および加算回路13に供給す
る。
タの最終要素の記憶単位情報を保持し、結線101を介し
て記憶単位重複検出回路11および加算回路13に供給す
る。
レジスタ１は、記憶単位のサイクル時間情報を保持し、
結線100を介して補数回路６及び比較回路18に供給す
る。
結線100を介して補数回路６及び比較回路18に供給す
る。
加算回路８は、結線71を介して供給される第１のデータ
の最終要素記憶単位アドレス情報と、結線61を介して供
給される記憶単位サイクル時間情報の２の補数（以下の
説明において補数はすべて２の補数を意味する）と値
“1"とを加算して、第１のデータの最終要素のアクセス
要求送出終了時に使用状態にある記憶単位の先頭アドレ
ス情報を生成し、結線81を介してレジスタ９に供給す
る。
の最終要素記憶単位アドレス情報と、結線61を介して供
給される記憶単位サイクル時間情報の２の補数（以下の
説明において補数はすべて２の補数を意味する）と値
“1"とを加算して、第１のデータの最終要素のアクセス
要求送出終了時に使用状態にある記憶単位の先頭アドレ
ス情報を生成し、結線81を介してレジスタ９に供給す
る。
レジスタ４は、第２のデータの先頭要素の記憶単位アド
レス情報がセットされ、これを結線41を介して記憶単位
重複検出回路11及び補数回路12に供給する。
レス情報がセットされ、これを結線41を介して記憶単位
重複検出回路11及び補数回路12に供給する。
記憶単位重複検出回路11は、結線91を介して供給される
第１のデータのアクセス要求送出終了時に使用状態にあ
る記憶単位の先頭アドレス情報と、結線101を介して供
給される第１のデータの最終要素の記憶単位アドレス情
報と、結線41を介して供給される第２のデータの先頭要
素の記憶単位アドレス情報より、第１のデータのアクセ
ス要求送出終了時において使用状態にある記憶単位に第
２のデータの先頭要素の記憶単位アドレスが重複してい
るか否かを検出し、重複している場合は論理値“1"の信
号を、重複していない場合は論理値“0"の信号を、結線
111を介してゲート回路14に供給する。
第１のデータのアクセス要求送出終了時に使用状態にあ
る記憶単位の先頭アドレス情報と、結線101を介して供
給される第１のデータの最終要素の記憶単位アドレス情
報と、結線41を介して供給される第２のデータの先頭要
素の記憶単位アドレス情報より、第１のデータのアクセ
ス要求送出終了時において使用状態にある記憶単位に第
２のデータの先頭要素の記憶単位アドレスが重複してい
るか否かを検出し、重複している場合は論理値“1"の信
号を、重複していない場合は論理値“0"の信号を、結線
111を介してゲート回路14に供給する。
補数回路12は結線41より供給される第２のデータの先頭
要素の記憶単位アドレス情報の補数を求め、結線121を
介して加算回路13に供給する。
要素の記憶単位アドレス情報の補数を求め、結線121を
介して加算回路13に供給する。
加算回路13は、結線101を介して供給される第１のデー
タの最終要素の記憶単位アドレス情報と、結線121を介
して供給される第２のデータの先頭要素の記憶単位アド
レス情報の補数と、値“2"とを加え、第２のデータのア
クセス要求を何番目の要素から開始したらよいかを求め
て、結線131を介してゲート回路14に供給する。
タの最終要素の記憶単位アドレス情報と、結線121を介
して供給される第２のデータの先頭要素の記憶単位アド
レス情報の補数と、値“2"とを加え、第２のデータのア
クセス要求を何番目の要素から開始したらよいかを求め
て、結線131を介してゲート回路14に供給する。
ゲート回路14は、結線131を介して供給される上記情報
の各ビットと、結線111を介して供給される前記の記憶
単位重複信号との論理積をとり、その結果を結線141を
介してゲート回路17及び補数回路15に供給する。ここ
で、結線141により供給される情報は、第１のデータの
アクセス要求送出終了後、第２のデータのアクセス要求
は何番目の要素から開始すれば、第２のデータのアクセ
スする記憶単位が第１のデータのアクセスで使用状態と
なっている記憶単位と重ならない連続アクセスが可能で
あるという、第２のデータのアクセス要求送出開始番号
情報である。
の各ビットと、結線111を介して供給される前記の記憶
単位重複信号との論理積をとり、その結果を結線141を
介してゲート回路17及び補数回路15に供給する。ここ
で、結線141により供給される情報は、第１のデータの
アクセス要求送出終了後、第２のデータのアクセス要求
は何番目の要素から開始すれば、第２のデータのアクセ
スする記憶単位が第１のデータのアクセスで使用状態と
なっている記憶単位と重ならない連続アクセスが可能で
あるという、第２のデータのアクセス要求送出開始番号
情報である。
レジスタ５には、第２のデータの要素数が保持され、こ
れは結線51を介して加算回路16に供給される。
れは結線51を介して加算回路16に供給される。
加算回路16は、上記第２のデータの要素数と結線151よ
り供給される第２のデータのアクセス開始要素番号の補
数と値“1"とを加算し、第２のデータのアクセス開始要
素番号の要素から第２のデータの最終番号の要素までの
要素数を求め、結線161を介して比較回路18に供給す
る。
り供給される第２のデータのアクセス開始要素番号の補
数と値“1"とを加算し、第２のデータのアクセス開始要
素番号の要素から第２のデータの最終番号の要素までの
要素数を求め、結線161を介して比較回路18に供給す
る。
比較回路18は、結線100より供給される記憶単位サイク
ル情報と、前記結線161より供給される要素数とを比較
し、この要素数が記憶単位サイクル時間情報以上であれ
ば論理値“1"、小さければ論理値“0"の信号を結線181
を介してゲート回路17に供給する。この信号は、第２の
データのアクセスを要素番号の途中から開始して最終要
素番号の要素までアクセス要求を送出すると、先頭要素
番号に戻ってアクセス要求を送出するため、この時に第
１のデータのアクセスで使用状態になっている記憶単位
と重ならないことを保証する信号である。通常、データ
の要素数は記憶単位サイクル時間よりかなり大きく、記
憶単位の数も最大用素数と同程度かそれ以上の構成とな
っているため、かなりの割合で上記の保証信号は論理
“1"となる。
ル情報と、前記結線161より供給される要素数とを比較
し、この要素数が記憶単位サイクル時間情報以上であれ
ば論理値“1"、小さければ論理値“0"の信号を結線181
を介してゲート回路17に供給する。この信号は、第２の
データのアクセスを要素番号の途中から開始して最終要
素番号の要素までアクセス要求を送出すると、先頭要素
番号に戻ってアクセス要求を送出するため、この時に第
１のデータのアクセスで使用状態になっている記憶単位
と重ならないことを保証する信号である。通常、データ
の要素数は記憶単位サイクル時間よりかなり大きく、記
憶単位の数も最大用素数と同程度かそれ以上の構成とな
っているため、かなりの割合で上記の保証信号は論理
“1"となる。
ゲート回路17は、結線141より供給される第２のデータ
のアクセス開始要素番号の各ビットと、結線181より供
給される信号との論理積を求め、実際に第２のデータの
アクセス要求送出開始時の要素番号として結線171を介
してレジスタ19に供給するもので、この要素番号はレジ
スタ19に保持される。
のアクセス開始要素番号の各ビットと、結線181より供
給される信号との論理積を求め、実際に第２のデータの
アクセス要求送出開始時の要素番号として結線171を介
してレジスタ19に供給するもので、この要素番号はレジ
スタ19に保持される。
第２のデータに対する実際のアクセス要求は図示しない
アクセス制御手段により次のようにして行なわれる。
アクセス制御手段により次のようにして行なわれる。
アクセス制御手段は、例えば第１図の記憶単位重複検出
回路11から結線111に出される出力（重複検出出力）
と、比較回路18から結線181に出される出力（保証信
号）とを監視しており、両出力が共に論理値“1"である
場合は、レジスタ19に格納された第２のデータのアクセ
ス要求送出開始要素番号，レジスタ４にセットされてい
る第２のデータの先頭要素の記憶単位アドレス等に基づ
いてレジスタ19に格納された要素番号に対応するアドレ
ス情報を算出し、第１のデータの最終のアクセス要求送
出後、その算出したアドレスに対応する第２のデータの
上記要素番号の記憶単位から連続してアドレスを開始
し、第２のデータの最終要素までアクセスすると、第２
のデータの先頭要素に戻って第２のデータの残りの要素
番号に対応する記憶単位を連続してアクセスする。ま
た、記憶単位重複検出回路11の重複検出出力が重複無し
を示す論理値“0"のときは、第１のデータのアクセスと
無関係にアクセスできるので、例えば第２のデータの先
頭要素から直ちにアドレスを開始する。更に、記憶単位
重複検出回路11の重複検出出力が重複有りを示す論理値
“1"で且つ比較回路18の保証信号が論理値“0"の場合
は、例えば前述した従来装置と同様に必要最低限だけの
待ちの後に第２のデータの例えば先頭要素からアクセス
要求を開始する。
回路11から結線111に出される出力（重複検出出力）
と、比較回路18から結線181に出される出力（保証信
号）とを監視しており、両出力が共に論理値“1"である
場合は、レジスタ19に格納された第２のデータのアクセ
ス要求送出開始要素番号，レジスタ４にセットされてい
る第２のデータの先頭要素の記憶単位アドレス等に基づ
いてレジスタ19に格納された要素番号に対応するアドレ
ス情報を算出し、第１のデータの最終のアクセス要求送
出後、その算出したアドレスに対応する第２のデータの
上記要素番号の記憶単位から連続してアドレスを開始
し、第２のデータの最終要素までアクセスすると、第２
のデータの先頭要素に戻って第２のデータの残りの要素
番号に対応する記憶単位を連続してアクセスする。ま
た、記憶単位重複検出回路11の重複検出出力が重複無し
を示す論理値“0"のときは、第１のデータのアクセスと
無関係にアクセスできるので、例えば第２のデータの先
頭要素から直ちにアドレスを開始する。更に、記憶単位
重複検出回路11の重複検出出力が重複有りを示す論理値
“1"で且つ比較回路18の保証信号が論理値“0"の場合
は、例えば前述した従来装置と同様に必要最低限だけの
待ちの後に第２のデータの例えば先頭要素からアクセス
要求を開始する。
以上のような構成における一実施例の動作を詳細に説明
する。なお、本実施例では、記憶単位の数は256個、記
憶単位のサイクル時間は16クロックサイクル、データの
要素数は最大128個（要素番号の先頭は１番から始ま
る）、１要素当たり１記憶単位をアクセスするとする。
する。なお、本実施例では、記憶単位の数は256個、記
憶単位のサイクル時間は16クロックサイクル、データの
要素数は最大128個（要素番号の先頭は１番から始ま
る）、１要素当たり１記憶単位をアクセスするとする。
第１図において、第１のデータのアクセス要求が発せら
れると、結線21を介して第１のデータの先頭要素の記憶
単位アドレス（これを100番とする）が、また結線31を
介して第１のデータの要素数（これを80要素とする）が
それぞれ供給され、加算回路７で加算され、更に値“−
1"が加算されて、第１のデータの最終要素の記憶単位ア
ドレス（179番）が求められ、レジスタ10に保持され
る。レジスタ10に保持された内容は第２のデータのアク
セス要求が発せられるまで保持される。
れると、結線21を介して第１のデータの先頭要素の記憶
単位アドレス（これを100番とする）が、また結線31を
介して第１のデータの要素数（これを80要素とする）が
それぞれ供給され、加算回路７で加算され、更に値“−
1"が加算されて、第１のデータの最終要素の記憶単位ア
ドレス（179番）が求められ、レジスタ10に保持され
る。レジスタ10に保持された内容は第２のデータのアク
セス要求が発せられるまで保持される。
加算回路８は、複数回路６との組み合わせで、結線71よ
り供給される第１のデータの最終要素の記憶単位アドレ
ス（179番）から結線100を介して供給される記憶単位サ
イクル時間（16クロックサイクル）を減じ、値“1"を加
算して、第１のデータのアクセス要求送出終了時に使用
状態にある記憶単位の先頭アドレス（164番）を求め、
結線81を介してレジスタ９に供給し、レジスタ９はこれ
を保持する。レジスタ９に保持された内容は、第２のデ
ータの要求が発せられるまで保持される。つまり第１の
データのアクセス要求送出終了時点で164番から179番の
記憶単位が使用状態にあることになる。この使用状態の
記憶単位のアドレスは、それぞれ結線91と結線101を介
し、記憶単位重複検出回路11に供給され、ここにおいて
結線41を介して供給される第２のデータの先頭要素の記
憶単位アドレス（これを170番とする）と比較されて、
前記164番から179番の記憶単位と重なることを検出し、
論理値“1"の信号を結線111を介してゲート回路14に供
給する。
り供給される第１のデータの最終要素の記憶単位アドレ
ス（179番）から結線100を介して供給される記憶単位サ
イクル時間（16クロックサイクル）を減じ、値“1"を加
算して、第１のデータのアクセス要求送出終了時に使用
状態にある記憶単位の先頭アドレス（164番）を求め、
結線81を介してレジスタ９に供給し、レジスタ９はこれ
を保持する。レジスタ９に保持された内容は、第２のデ
ータの要求が発せられるまで保持される。つまり第１の
データのアクセス要求送出終了時点で164番から179番の
記憶単位が使用状態にあることになる。この使用状態の
記憶単位のアドレスは、それぞれ結線91と結線101を介
し、記憶単位重複検出回路11に供給され、ここにおいて
結線41を介して供給される第２のデータの先頭要素の記
憶単位アドレス（これを170番とする）と比較されて、
前記164番から179番の記憶単位と重なることを検出し、
論理値“1"の信号を結線111を介してゲート回路14に供
給する。
一方、加算回路13は、補数回路12との組み合わせで、結
線101より供給される第１のデータの最終要素の記憶単
位アドレス（179番）から結線41を介して供給される第
２のデータの先頭要素の記憶単位アドレス（170番）を
減じて値“2"を加え、これを（値は11）結線131を介し
てゲート回路14に供給する。
線101より供給される第１のデータの最終要素の記憶単
位アドレス（179番）から結線41を介して供給される第
２のデータの先頭要素の記憶単位アドレス（170番）を
減じて値“2"を加え、これを（値は11）結線131を介し
てゲート回路14に供給する。
ゲート回路14は、結線131より供給される値を二進数で
表わしたときの各ビットと、結線111を介して供給され
る信号“1"との論理積をそれぞれについてとり、データ
線141よりゲート回路17および補数回路15に供給する。
この値は“11"であり、第２のデータのアクセス開始要
素番号となる。但し、後述の条件が満足されることが必
要なので注意されたい。
表わしたときの各ビットと、結線111を介して供給され
る信号“1"との論理積をそれぞれについてとり、データ
線141よりゲート回路17および補数回路15に供給する。
この値は“11"であり、第２のデータのアクセス開始要
素番号となる。但し、後述の条件が満足されることが必
要なので注意されたい。
加算回路16は、補数回路15との組み合わせで、結線51を
介して供給される第２のデータの要素数（これを80要素
とする）から、結線141を介して供給される第２のデー
タのアクセス開始要素番号（値は“11"）を減じて値
“1"を加え、第２のデータのアクセス開始要素番号の要
素から最終要素番号までの要素数（値は70個）を求め、
結線161で比較回路18に供給し、ここにおいて、結線100
より供給される記憶単位サイクル時間情報（16クロック
サイクル）と大小比較し、結線161を介して供給される
要素数（70個）の方が大きい為、結線181を介して論理
値“1"の信号をゲート回路17に供給する。これが先に述
べた条件の信号である。
介して供給される第２のデータの要素数（これを80要素
とする）から、結線141を介して供給される第２のデー
タのアクセス開始要素番号（値は“11"）を減じて値
“1"を加え、第２のデータのアクセス開始要素番号の要
素から最終要素番号までの要素数（値は70個）を求め、
結線161で比較回路18に供給し、ここにおいて、結線100
より供給される記憶単位サイクル時間情報（16クロック
サイクル）と大小比較し、結線161を介して供給される
要素数（70個）の方が大きい為、結線181を介して論理
値“1"の信号をゲート回路17に供給する。これが先に述
べた条件の信号である。
ゲート回路17は、結線141より供給される値を二進数で
表わしたときの各ビットと、結線181を介して供給され
る信号（論理値“1"）とのそれぞれの論理積をとり、結
線171を介してレジスタ19に供給する。レジスタ19は、
この第２のデータアクセス開始要素番号（11番）を保持
する。
表わしたときの各ビットと、結線181を介して供給され
る信号（論理値“1"）とのそれぞれの論理積をとり、結
線171を介してレジスタ19に供給する。レジスタ19は、
この第２のデータアクセス開始要素番号（11番）を保持
する。
第２図に、第１図を参照して説明した上記実施例の連続
アドレス要求送出のタイミングを、記憶単位アドレスと
時間との関係で示す。
アドレス要求送出のタイミングを、記憶単位アドレスと
時間との関係で示す。
第２図において、実線の部分が第１のデータのアクセス
する記憶単位アドレス（100番から179番まで）とそれら
が使用状態にある時間を示し、破線の部分が第２のデー
タのアクセスする記憶単位アドレス（170番から249番ま
で）とそれらが使用状態にある時間を示している。ま
た、斜線の部分は、第１のデータと第２のデータのアク
セスする記憶単位が170番から179番までは重複している
こと示している。本発明はこの記憶単位の重なりによっ
て第２のデータのアクセス要求送出開始が待たされるの
を解消しようとするものである。
する記憶単位アドレス（100番から179番まで）とそれら
が使用状態にある時間を示し、破線の部分が第２のデー
タのアクセスする記憶単位アドレス（170番から249番ま
で）とそれらが使用状態にある時間を示している。ま
た、斜線の部分は、第１のデータと第２のデータのアク
セスする記憶単位が170番から179番までは重複している
こと示している。本発明はこの記憶単位の重なりによっ
て第２のデータのアクセス要求送出開始が待たされるの
を解消しようとするものである。
第３図は、第１図を参照して説明したアクセスを同じ条
件で従来の装置で実行した場合のアクセス要求送出タイ
ミングを示している。第３図に示すように、第１のデー
タのアクセスで170番の記憶単位のアクセス要求送出
後、170番の記憶単位は16クロックサイクルの間は使用
状態となる。第１のデータのアクセスは170番以降最終
要素まで10要素あるため、第１のデータの全アクセス要
求終了時点で、あと16−10＝６クロックサイクル間はま
だ170番の記憶単位は使用状態にあり、この間第２のデ
ータのアドレス要求開始が待たされることになる。つま
り、第２のデータのアクセス要求送出開始が第１のデー
タのアクセス要求送出終了後、第２のデータの先頭要素
の記憶単位が使用可能になるまで待たされることにな
る。
件で従来の装置で実行した場合のアクセス要求送出タイ
ミングを示している。第３図に示すように、第１のデー
タのアクセスで170番の記憶単位のアクセス要求送出
後、170番の記憶単位は16クロックサイクルの間は使用
状態となる。第１のデータのアクセスは170番以降最終
要素まで10要素あるため、第１のデータの全アクセス要
求終了時点で、あと16−10＝６クロックサイクル間はま
だ170番の記憶単位は使用状態にあり、この間第２のデ
ータのアドレス要求開始が待たされることになる。つま
り、第２のデータのアクセス要求送出開始が第１のデー
タのアクセス要求送出終了後、第２のデータの先頭要素
の記憶単位が使用可能になるまで待たされることにな
る。
これに対し本実施例では、第２図に示すように、第１の
データのアクセス要求送出終了後、第２のデータのアク
セス要求は、第１図中のレジスタ19に保持されている要
求番号11番（記憶単位アドレスは180番）の要素より連
続して開始され、最終番号80番（記憶単位アドレスは24
9番）の要素までアクセス要求を送出した後は、先頭の
１番の要素（記憶単位アクセスは170番）に戻って連続
してアクセス要求を送出し、最後は10番の要素（記憶単
位アドレスは179番）のアクセス要求を送出して完了す
る。第３図と比較しても分かるように、待ち時間分だけ
連続アクセスが高速化されている。
データのアクセス要求送出終了後、第２のデータのアク
セス要求は、第１図中のレジスタ19に保持されている要
求番号11番（記憶単位アドレスは180番）の要素より連
続して開始され、最終番号80番（記憶単位アドレスは24
9番）の要素までアクセス要求を送出した後は、先頭の
１番の要素（記憶単位アクセスは170番）に戻って連続
してアクセス要求を送出し、最後は10番の要素（記憶単
位アドレスは179番）のアクセス要求を送出して完了す
る。第３図と比較しても分かるように、待ち時間分だけ
連続アクセスが高速化されている。
以上説明したように、本発明は、第１のデータのアクセ
ス要求の送出後に、第２のデータのアクセス要求を何番
目の要素から開始すれば第１のデータのアクセスによっ
て使用状態になっている記憶単位が第２のデータのアク
セスと重ならないかを、第１のデータの先頭要素のアド
レス情報と要素数，第２のデータの先頭要素のアドレス
情報と要素数および記憶単位のサイクル時間情報に基づ
いて算出し、第１のデータと第２のデータとで記憶単位
が重なっても、連続してアドレス要求を送出することに
よって、記憶装置アクセスを高速化できるという効果が
ある。
ス要求の送出後に、第２のデータのアクセス要求を何番
目の要素から開始すれば第１のデータのアクセスによっ
て使用状態になっている記憶単位が第２のデータのアク
セスと重ならないかを、第１のデータの先頭要素のアド
レス情報と要素数，第２のデータの先頭要素のアドレス
情報と要素数および記憶単位のサイクル時間情報に基づ
いて算出し、第１のデータと第２のデータとで記憶単位
が重なっても、連続してアドレス要求を送出することに
よって、記憶装置アクセスを高速化できるという効果が
ある。
第１図は本発明の一実施例のブロック図、 第２図は本発明の実施例の記憶装置アクセス要求信号を
送出するタイミングの関係を示す本発明の実施例の動作
説明図、 第３図は第２図と同じ条件で従来技術を適用した場合に
おける記憶装置アクセス要求信号を送出するタイミング
の関係を示す従来例の動作説明図である。 図において、1,2,3,4,5,9,10,19……レジスタ、7,8,13,
16……加算回路、6,12,15……補数回路、11……記憶単
位重複検出回路、14,17……ゲート回路、18……比較回
路。
送出するタイミングの関係を示す本発明の実施例の動作
説明図、 第３図は第２図と同じ条件で従来技術を適用した場合に
おける記憶装置アクセス要求信号を送出するタイミング
の関係を示す従来例の動作説明図である。 図において、1,2,3,4,5,9,10,19……レジスタ、7,8,13,
16……加算回路、6,12,15……補数回路、11……記憶単
位重複検出回路、14,17……ゲート回路、18……比較回
路。
Claims (1)
- 【請求項１】互いに独立にアクセス可能な複数の記憶単
位から構成され、記憶単位順に番地付けがなされた記憶
装置に対して、それぞれが記憶装置上に連続に配置され
る複数要素から成るデータのアクセスを制御する記憶ア
クセス制御装置であって、 （ａ）第１のデータおよび該第１のデータの直後にアク
セスする第２のデータそれぞれの要素数を保持する要素
数保持手段と、 （ｂ）前記第１のデータおよび前記第２のデータそれぞ
れの先頭要素の記憶単位のアドレス情報を保持するアド
レス情報保持手段と、 （ｃ）前記保持された第１のデータの要素数および第１
のデータの先頭要素の記憶単位のアドレス情報から求め
た前記第１のデータの最終要素の記憶単位のアドレス情
報と、前記保持された第２のデータの先頭要素の記憶単
位のアドレス情報とから、前記第１のデータの最終要素
の記憶単位の次の記憶単位の要素に対応する前記第２の
データの要素の要素番号を求め、 前記第２のデータの先頭要素の記憶単位のアドレス情報
が、前記第１のデータの最終要素の記憶単位のアドレス
情報と記憶単位のサイクル時間とから求めた前記第１の
データのアクセス要求送出終了時に使用状態にある記憶
単位のうちの先頭の記憶単位のアドレス情報と、前記第
１のデータの最終要素の記憶単位のアドレス情報との範
囲内に含まれており、且つ、前記保持された第２のデー
タの要素数と前記要素番号とから求めた、前記第２のデ
ータの前記要素番号の要素から最終要素までの全ての要
素をアクセスするのに必要なアクセス時間が、記憶単位
のサイクル時間以上のとき、 前記求めた要素番号を前記第２のデータのアクセス要求
開始要素番号とする計算手段と、 （ｄ）前記第１のデータの最終要素の記憶単位のアクセ
ス要求送出後、前記第２のデータのアクセスを前記計算
手段で計算された前記アクセス要求開始要素番号の要素
から開始し、前記第２のデータの最終要素までアクセス
した後、前記第２のデータの先頭要素から前記アクセス
要求開始要素番号直前の要素までをアクセスするアクセ
ス制御手段と、 を含むことを特徴とする記憶アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188686A JPH07122856B2 (ja) | 1986-04-09 | 1986-04-09 | 記憶アクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8188686A JPH07122856B2 (ja) | 1986-04-09 | 1986-04-09 | 記憶アクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239250A JPS62239250A (ja) | 1987-10-20 |
| JPH07122856B2 true JPH07122856B2 (ja) | 1995-12-25 |
Family
ID=13758929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8188686A Expired - Lifetime JPH07122856B2 (ja) | 1986-04-09 | 1986-04-09 | 記憶アクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122856B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675165A (en) * | 1994-08-02 | 1997-10-07 | Lien; Chuen-Der | Stable SRAM cell using low backgate biased threshold voltage select transistors |
-
1986
- 1986-04-09 JP JP8188686A patent/JPH07122856B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239250A (ja) | 1987-10-20 |
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