JP2615504B2 - マイクロコントローラ - Google Patents
マイクロコントローラInfo
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- JP2615504B2 JP2615504B2 JP2037627A JP3762790A JP2615504B2 JP 2615504 B2 JP2615504 B2 JP 2615504B2 JP 2037627 A JP2037627 A JP 2037627A JP 3762790 A JP3762790 A JP 3762790A JP 2615504 B2 JP2615504 B2 JP 2615504B2
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- Japan
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- interrupt
- signal
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は割り込み機能を有するマイクロコントローラ
に関するものである。
に関するものである。
従来の技術 近年、マイクロコントローラを使用した機器が増大
し、それにともない、ある特定の信号がマイクロコント
ローラへ入力されたときは、時間の遅延なくマイクロコ
ントローラよりデータが出力されることを必要とするよ
うなマイクロコントローラの使用例が多くなり、より高
速な処理速度がマイクロコントローラに対し要求される
ようになってきた。
し、それにともない、ある特定の信号がマイクロコント
ローラへ入力されたときは、時間の遅延なくマイクロコ
ントローラよりデータが出力されることを必要とするよ
うなマイクロコントローラの使用例が多くなり、より高
速な処理速度がマイクロコントローラに対し要求される
ようになってきた。
以下、従来のマイクロコントローラに付いて説明す
る。
る。
第３図は従来のマイクロコントローラの割り込み機能
を用いてのデータの出力を行なう際に使用されるブロッ
ク図であり、１は割り込み端子、２はデータ出力端子、
３は割り込み信号発生回路、４はCPU、５は出力データ
レジスタ、６はデータバス、７は割り込み信号線、８は
データラッチ信号線、９はデータ信号線である。
を用いてのデータの出力を行なう際に使用されるブロッ
ク図であり、１は割り込み端子、２はデータ出力端子、
３は割り込み信号発生回路、４はCPU、５は出力データ
レジスタ、６はデータバス、７は割り込み信号線、８は
データラッチ信号線、９はデータ信号線である。
第４図は第３図に示す従来のマイクロコントローラに
おける割り込み機能を用いたときのデータの出力を行な
う際のタイミング図であり、Ａは割り込み端子１の信
号、Ｂは割り込み信号線７の信号、Ｃはデータラッチ信
号線８の信号、Ｄはデータ出力端子２の信号、T0は割り
込み信号線７の信号Ｂに信号が発生するまでの時間、T1
はデータラッチ信号線８に信号Ｃが発生するまでの時
間、T2はCPUが割り込み信号線７の信号Ｂを受けて処理
を開始し、データラッチ信号線８に信号Ｃを発生させる
までの時間を示す。
おける割り込み機能を用いたときのデータの出力を行な
う際のタイミング図であり、Ａは割り込み端子１の信
号、Ｂは割り込み信号線７の信号、Ｃはデータラッチ信
号線８の信号、Ｄはデータ出力端子２の信号、T0は割り
込み信号線７の信号Ｂに信号が発生するまでの時間、T1
はデータラッチ信号線８に信号Ｃが発生するまでの時
間、T2はCPUが割り込み信号線７の信号Ｂを受けて処理
を開始し、データラッチ信号線８に信号Ｃを発生させる
までの時間を示す。
このような構成ブロックをもつマイクロコントローラ
について、第３図，第４図を参照して説明する。
について、第３図，第４図を参照して説明する。
まず、時間T0において割り込み端子１の信号が“0"レ
ベルから“1"レベルに変化すると、割り込み信号線７の
信号Ｂは時間T0にてパルスを発生し、CPU4への割り込み
処理を要求する。次に、CPU4は割り込み処理を開始し、
マイクロコントローラのプログラムに従って時間T2経過
後、データ出力端子２へ所定のデータを出力するため、
データバス６に所定のデータを送りだし、データラッチ
信号線８に信号Ｃのデータラッチパルスを発生させ、時
間T1において、データ出力端子２の信号Ｄはこのマイク
ロコントローラのプログラムの指定するデータに変化す
る。
ベルから“1"レベルに変化すると、割り込み信号線７の
信号Ｂは時間T0にてパルスを発生し、CPU4への割り込み
処理を要求する。次に、CPU4は割り込み処理を開始し、
マイクロコントローラのプログラムに従って時間T2経過
後、データ出力端子２へ所定のデータを出力するため、
データバス６に所定のデータを送りだし、データラッチ
信号線８に信号Ｃのデータラッチパルスを発生させ、時
間T1において、データ出力端子２の信号Ｄはこのマイク
ロコントローラのプログラムの指定するデータに変化す
る。
発明が解決しようとする課題 しかしながら、上記従来の構成では割り込み処理の要
求がCPUに発せられてからCPUが割り込み処理を実行し、
マイクロコントローラのプログラムに従ってデータ出力
端子へ所望のデータを出力するまでCPUの割り込み処理
のための処理時間が必要であり、このマイクロコントロ
ーラに割り込み信号が入力されてからデータ出力端子に
所望のデータを出力するまでにはどうしても一定の時間
差が存在するという問題があった。つまり、非常に高速
なCPUを用いても割り込み信号が入力された時に、時間
差無くマイクロコントローラが外部に所望の信号を出力
する事ができなかった。
求がCPUに発せられてからCPUが割り込み処理を実行し、
マイクロコントローラのプログラムに従ってデータ出力
端子へ所望のデータを出力するまでCPUの割り込み処理
のための処理時間が必要であり、このマイクロコントロ
ーラに割り込み信号が入力されてからデータ出力端子に
所望のデータを出力するまでにはどうしても一定の時間
差が存在するという問題があった。つまり、非常に高速
なCPUを用いても割り込み信号が入力された時に、時間
差無くマイクロコントローラが外部に所望の信号を出力
する事ができなかった。
課題を解決するための手段 前記問題点を解決するため、本発明のマイクロコント
ローラは、データレジスタが割り込み信号発生回路より
導出された割り込み信号線により制御される回路部を介
してデータ端子に接続された構成を有している。
ローラは、データレジスタが割り込み信号発生回路より
導出された割り込み信号線により制御される回路部を介
してデータ端子に接続された構成を有している。
作用 この構成により、割り込み信号が発生すると、CPUへ
の割り込み要求と同時に、前記CPUの処理を待たずにデ
ータ端子の信号処理工程の最初の処理を行なうことがで
きることとなる。
の割り込み要求と同時に、前記CPUの処理を待たずにデ
ータ端子の信号処理工程の最初の処理を行なうことがで
きることとなる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
ら説明する。
第１図は本発明の一実施例におけるマイクロコントロ
ーラの割り込み機能を用いてのデータの出力を行なう際
に使用されるブロック図であり、１は割り込み端子、２
はデータ出力端子、３は割り込み信号発生回路、４はCP
U、５は第１のデータレジスタである出力データレジス
タ、６はデータバス、７は割り込み信号線、８はデータ
ラッチ信号線、９はデータ信号線、10は第２のデータレ
ジスタである割り込み出力データレジスタ、11は出力デ
ータ選択回路、12は制御信号線である。
ーラの割り込み機能を用いてのデータの出力を行なう際
に使用されるブロック図であり、１は割り込み端子、２
はデータ出力端子、３は割り込み信号発生回路、４はCP
U、５は第１のデータレジスタである出力データレジス
タ、６はデータバス、７は割り込み信号線、８はデータ
ラッチ信号線、９はデータ信号線、10は第２のデータレ
ジスタである割り込み出力データレジスタ、11は出力デ
ータ選択回路、12は制御信号線である。
第２図は第１図に示す本発明の一実施例におけるマイ
クロコントローラにおける割り込み機能を用いたときの
データの出力を行なう際のタイミング図であり、Ａは割
り込み端子１の信号、Ｂは割り込み信号線７の信号、Ｄ
はデータ出力端子２の信号、T3は割り込み信号線７の信
号Ｂに信号が発生するまでの時間を示す。
クロコントローラにおける割り込み機能を用いたときの
データの出力を行なう際のタイミング図であり、Ａは割
り込み端子１の信号、Ｂは割り込み信号線７の信号、Ｄ
はデータ出力端子２の信号、T3は割り込み信号線７の信
号Ｂに信号が発生するまでの時間を示す。
このような構成ブロックをもつ本発明の一実施例にお
けるマイクロコントローラについて、第１図，第２図を
参照して説明する。
けるマイクロコントローラについて、第１図，第２図を
参照して説明する。
まず、マイクロコントローラのプログラムにより制御
信号線12の信号のレベルを“0"レベルとし、データ出力
端子２へ出力される信号は割り込み出力データレジスタ
10の出力データが導出されるようにしておき、次に、デ
ータバス６を介して所望のデータを出力データレジスタ
５へ設定しておく。
信号線12の信号のレベルを“0"レベルとし、データ出力
端子２へ出力される信号は割り込み出力データレジスタ
10の出力データが導出されるようにしておき、次に、デ
ータバス６を介して所望のデータを出力データレジスタ
５へ設定しておく。
次に、時間T3において割り込み端子１の信号が“0"レ
ベルから“1"レベルに変化すると、割り込み信号線７の
信号Ｂは、時間T3においてパルスを発生し、CPU4へ割り
込み処理を要求する。同時に、あらかじめ、所望のデー
タが設定されている出力データレジスタ５の出力をデー
タ入力とする割り込み出力データレジスタ10のデータラ
ッチ信号にもなり、前記出力データレジスタ５の内容が
割り込み出力レジスタ10に書き込まれ、かつ、同時に出
力データ選択回路を介してデータ出力端子２へ導出され
る。その後、CPU4は時間T3より遅れて、割り込み処理を
実行し、制御信号線12の信号のレベルを“1"とし、出力
データレジスタ５の出力データ（「割り込み実行デー
タ」という）がデータ出力端子２へ導出されるようにす
る。以降、割り込み処理ルーチンにおいては、CPU4はプ
ログラムに従ったデータを出力データレジスタ５に設定
し、データ出力端子２へ導出する。
ベルから“1"レベルに変化すると、割り込み信号線７の
信号Ｂは、時間T3においてパルスを発生し、CPU4へ割り
込み処理を要求する。同時に、あらかじめ、所望のデー
タが設定されている出力データレジスタ５の出力をデー
タ入力とする割り込み出力データレジスタ10のデータラ
ッチ信号にもなり、前記出力データレジスタ５の内容が
割り込み出力レジスタ10に書き込まれ、かつ、同時に出
力データ選択回路を介してデータ出力端子２へ導出され
る。その後、CPU4は時間T3より遅れて、割り込み処理を
実行し、制御信号線12の信号のレベルを“1"とし、出力
データレジスタ５の出力データ（「割り込み実行デー
タ」という）がデータ出力端子２へ導出されるようにす
る。以降、割り込み処理ルーチンにおいては、CPU4はプ
ログラムに従ったデータを出力データレジスタ５に設定
し、データ出力端子２へ導出する。
以上のように本実施例におけるマイクロコントローラ
は、割り込み信号線の信号をデータラッチ信号とした割
り込み出力データレジスタと出力データ選択回路を出力
データレジスタとデータ出力端子の間に配したことによ
り、割り込み処理をCPUへ要求するとともに、データ出
力端子のデータを所望のデータに同時に時間差なく変更
することができる。
は、割り込み信号線の信号をデータラッチ信号とした割
り込み出力データレジスタと出力データ選択回路を出力
データレジスタとデータ出力端子の間に配したことによ
り、割り込み処理をCPUへ要求するとともに、データ出
力端子のデータを所望のデータに同時に時間差なく変更
することができる。
なお、前記の実施例においては、データ端子はデータ
出力端子としているが、データ入力端子とすることによ
り割り込み信号発生時に時間差なくデータを取り込むこ
とのできるマイクロコントローラを実現できることは言
うまでもない。
出力端子としているが、データ入力端子とすることによ
り割り込み信号発生時に時間差なくデータを取り込むこ
とのできるマイクロコントローラを実現できることは言
うまでもない。
発明の効果 本発明は割り込み信号発生回路より導出されたCPUへ
の割り込み処理の要求信号が接続された制御回路部をデ
ータ端子とデータレジスタの間に設けることにより、割
り込み処理をCPUへ要求すると同時に、時間差なくデー
タ端子のデータを処理することができるマイクロコント
ローラを実現できるものである。
の割り込み処理の要求信号が接続された制御回路部をデ
ータ端子とデータレジスタの間に設けることにより、割
り込み処理をCPUへ要求すると同時に、時間差なくデー
タ端子のデータを処理することができるマイクロコント
ローラを実現できるものである。
第１図は本発明の一実施例マイクロコントローラの要部
ブロック図、第２図は同実施例マイクロコントローラ割
り込み機能を示すタイミング図、第３図は従来のマイク
ロコントローラの要部ブロック図、第４図は同従来のマ
イクロコントローラにおける割り込み機能を示すタミイ
ング図である。 １……割り込み端子、２……データ出力端子、３……割
り込み信号発生回路、４……CPU、５……出力データレ
ジスタ、６……データバス、７……割り込み信号線、８
……データラッチ信号線、９……データ信号線、10……
割り込み出力データレジスタ、11……出力データ選択回
路、12……制御信号線。
ブロック図、第２図は同実施例マイクロコントローラ割
り込み機能を示すタイミング図、第３図は従来のマイク
ロコントローラの要部ブロック図、第４図は同従来のマ
イクロコントローラにおける割り込み機能を示すタミイ
ング図である。 １……割り込み端子、２……データ出力端子、３……割
り込み信号発生回路、４……CPU、５……出力データレ
ジスタ、６……データバス、７……割り込み信号線、８
……データラッチ信号線、９……データ信号線、10……
割り込み出力データレジスタ、11……出力データ選択回
路、12……制御信号線。
Claims (1)
- 【請求項１】割り込み要求信号が入力されると、CPUが
割り込み処理を起動し、第１のデータレジスタを介して
割り込み実行データを出力するマイクロコントローラに
おいて、 予め所望のデータが設定されている前記第１のデータレ
ジスタの出力を入力とし、前記割り込み要求信号をラッ
チタイミング信号として、前記所望のデータを出力する
前記第２のデータレジスタを設けることにより、 前記所望のデータを前記割り込み実行データに先だって
出力することを特徴とするマイクロコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037627A JP2615504B2 (ja) | 1990-02-19 | 1990-02-19 | マイクロコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037627A JP2615504B2 (ja) | 1990-02-19 | 1990-02-19 | マイクロコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03240830A JPH03240830A (ja) | 1991-10-28 |
| JP2615504B2 true JP2615504B2 (ja) | 1997-05-28 |
Family
ID=12502876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037627A Expired - Fee Related JP2615504B2 (ja) | 1990-02-19 | 1990-02-19 | マイクロコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2615504B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5355920A (en) * | 1976-10-29 | 1978-05-20 | Nec Corp | Answer signal generator |
-
1990
- 1990-02-19 JP JP2037627A patent/JP2615504B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 田丸啓吉・著、マイクロコンピュータ基礎講座「入出力制御とシステム構成」、オーム社、昭和５７年３月２０日発行、Ｐ．５９〜７３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03240830A (ja) | 1991-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |