JPS62239250A - 記憶アクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における記憶アクセス制御装置に
関し、特に複数個の要素から成るデータの連続したアク
セスの制御を行なう記憶アクセス制御装置に関する。

〔従来の技術〕

従来、ベクトルデータのような複数要素から成るデータ
を連続してアクセスする制御を行なう記憶アクセス制御
装置としては、先頭要素の記憶単位のアドレス情報たと
えばバンクアドレスと要素数とから先行してアクセスさ
れるデータの最終要素の記憶単位のアドレス情報を求め
て保持し、引続いてアクセスされる後続データの先頭要
素の記憶単位のアクセス情報と、前記保持されている先
行データの最終要素の記憶単位のアドレス情報との差か
ら、２１　ｋｉデータのアクセスを開始してから先行デ
ータの最終要素の記憶単位がアクセスされるまでのクロ
ックサイクル数を求め、記憶単位のサイクル時間とその
求まったクロックサイクル数とを比較することにより、
後続データのアクセスと先行データのアクセスとで同一
の記憶単位に対して、メモリ単位のサイクル時間内にア
クセスされないように、先行データのアクセス終了後、
後続データのアクセスを開始するまでの待合せ時間を計
算している装置がある（例えば特開昭６０−１２６７４
８号公報）。

〔発明が解決しようとする問題点〕

しかし、上述した従来の記憶アクセス制御装置は、デー
タのアクセスを先頭要素から開始することを前提として
いるため、最悪の場合、先行データの最終要素のアクセ
スする記憶単位と、後続データのアクセスの先頭要素の
記憶単位とが一致したときは、後続データのアクセス開
始が記憶単位のサイクル時間分遅れることになり、連続
アクセスの高速化がはかれないことがある。

本発明はこのような従来の欠点を解決したちので、その
目的は、記ｔα装置のアクセスをより一層高速化し得る
ようにすることにある。

〔問題点を解決するための手段〕

本発明の記憶アクセス制御装置は、上記問題点を解決す
るために、互いに独立にアクセス可能な複数の記憶単位
から構成され、記憶単位順に番地付けがなされた記憶装
置に対して、それぞれが記憶装置上に連続に配置される
複数要素から成るデータのアクセスを制御する記憶アク
セス制？ＩＩｌ　’ｔｚ置であって、 データの要素数を保持する要素数保持手段と、先頭要素
の記憶単位のアドレス情報を保持するアドレス情報保持
手段と、 前記要素数保持手段に保持されている第１及び第２のデ
ータの要素数、前記アドレス情報保持手段に保持されて
いる第１及び第２のデータの先頭要素の記憶単位のアド
レス情報、並びに記憶単位のサイクル時間情報に基づき
、第１のデータのアクセス要求の送出後、第２のデータ
のアクセス要求を何番目の要素から開始すれば、第１の
データのアクセスによって使用状態になっている記憶単
位が第２のデータのアクセスと重ならないかを計算する
計算手段とを有する。

〔作用〕

本発明は、互いに独立にアクセス可能な複数の記ｔｑ単
位から構成され、記憶単位順に番地付けがなされた記憶
装置に対して、それぞれが記憶装置上に連続に配置され
る複数要素から成るデータのアクセスにおいては、アク
セスする要素番号の順番を保証する必要のないことに着
目してなされたものであり、計算手段で求められた第２
のデータのアクセス要求開始要素番号は、待合せ時間な
しで連続アクセス可能な要素番号となるので、この要素
番号よりアクセスを開始することにより、記憶装置のア
クセスの高速化がはかられる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すプロ、り図であり、レ
ジスタ１，２，３，４．５．９，１０．１９と、加算回
路？、　　８．１３．１６と、補数回路６．１２゜１５
と、記憶単位重複検出回路１１と、ゲート回路１４゜１
７と、比較回路１８とから構成されている。

レジスタ２には第１のデータの先頭要素の記憶単位アド
レス情報が、レジスタ３には第１のデータの要素数がセ
ットされ、それぞれ結線２１．３１を介して加算回路７
に供給される。加算回路７は、第１のデータの先頭要素
の記憶単位アドレス情報と第１のデータの要素数を加算
し、更に値“−１″を加算して、第１のデータの最終要
素のアドレス情報を生成し、結線７１を介して加算回路
８およびレジスタ１０に供給する。

レジスタ１０は、前記加算回路７の出力である第１のデ
ータの最終要素の記憶単位情報を保持し、結線１０１を
介して記憶単位重複検出回路１１および加算回路１３に
供給する。

レジスタ１は、記憶単位のサイクル時間情報を保持し、
結線１００を介して補数回路６及び比較回路１８に供給
する。

加算回路８は、結線７１を介して供給される第１のデー
タの最終要素記憶単位アドレス情報と、結線６１を介し
て供給される記憶単位サイクル時間情報の２の補数（以
下の説明において補数はすべて２の補数を意味する）と
値“ｌ”とを加算して、第１のデータの最終要素のアク
セス要求送出終了時に使用状態にある記憶単位の先頭ア
ドレス情報を生成し、結線８１を介してレジスタ９に供
給する。

レジスタ４は、第２のデータの先頭要素の記憶単位アド
レス情報がセットされ、これを結線４１を介して記憶単
位重複検出回路１１及び補数回路１２に供給する。

記憶単位重複検出回路１１は、結線９１を介して供給さ
れる第１のデータのアクセス要求送出終了時に使用状態
にある記憶単位の先頭アドレス情報と、結線ｌｏｔを介
して供給される第１のデータの最終要素の記憶単位アド
レス情報と、結線４１を介して供給される第２のデータ
の先頭要素の記憶単位アドレス情報より、第１のデータ
のアクセス要求送出終了時において使用状態にある記憶
単位に第２のデータの先頭要素の記憶単位アドレスが重
複しているか否かを検出し、重複している場合は論理値
“ｌ”の信号を、重複していない場合は論理値“０”の
信号を、結線１１１を介してゲート回路１４に供給する
。

補数回路１２は結線４１より供給される第２のデータの
先頭要素の記憶単位アドレス情報の補数を求め、結線１
２１を介して加算回路１３に供給する。

加算回路１３は、結線ｌｏｔを介して供給される第１の
データの最終要素の記憶単位アドレス情報と、結線１２
１を介して供給される第２のデータの先頭要素の記憶単
位アドレス情報の補数と、値“２′とを加え、第２のデ
ータのアクセス要求を何番目の要素から開始したらよい
かを求めて、結線１３１を介してゲート回路１４に供給
する。

ゲート回路１４は、結線１３１を介して供給される上記
情報の各ビットと、結線１１１を介して供給される前記
の記憶単位重複信号との論理積をとり、その結果を結線
１４１を介してゲート回路１７及び補数回路１５に供給
する。ここで、結線１４１により供給される情報は、第
１のデータのアクセス要求送出終了後、第２のデータの
アクセス要求を何番目の要素から開始すれば、第２のデ
ータのアクセスする記憶単位が第１のデータのアクセス
で使用状態となっている記憶単位と重ならないで連続ア
クセスが可能であるかという、第２のデータのアクセス
要求送出開始番号情報である。

レジスタ５には、第２のデータの要素数が保持され、こ
れは結線５１を介して加算回路１６に供給される。

加算回路１６は、上記第２のデータの要素数と結線１５
１より供給される第２のデータのアクセス開始要素番号
の補数と値“１”とを加算し、第２のデータのアクセス
開始要素番号の要素から第２のデータの最終番号の要素
までの要素数を求め、結線１６１を介して比較回路１８
に供給する。

比較回路１８は、結線１００より供給される記憶単位サ
イクル情報と、前記結線１６１より供給される要素数と
を比較し、この要素数が記憶単位サイクル時間情報以上
であれば論理値“ｌ”、小さければ論理値“０”の信号
を結線１８１を介してゲート回路１７に供給する。この
信号は、第２のデータのアクセスを要素番号の途中から
開始して最終要素番号の要素までアクセス要求を送出す
ると、先頭要素番号に戻ってアクセス要求を送出するた
め、この時に第１のデータのアクセスで使用状態になっ
ている記憶単位と重ならないことを保証する信号である
。通常、データの要素数は記憶単位サイクル時間よりか
なり大きく、記憶単位の数も最大要素数と同程度かそれ
以上の構成となっているため、かなりの割合で上記の保
証信号は論理“１”となる。

ゲート回路１７は、結線１４１より供給される第２のデ
ータのアクセス開始要素番号の各ビ・ノドと、結！１ｊ
ｉｌ１８１より供給される信号との論理積を求め、実際
に第２のデータのアクセス要求送出開始時の要素番号と
して結線１７１を介してレジスタ１９に供給するもので
、この要素番号はレジスタ１９に保持される。

第２のデータに対する実際のアクセス要求は図示しない
アクセス制御手段により次のようにして行なわれる。

アクセス制御手段は、例えば第１図の記憶単位重複検出
回路１１から結線１１１に出される出力（重複検出出力
）と、比較回路１８から結線１８１に出される出力（保
証信号）とを監視しており、再出力が共に論理値“１”
である場合は、レジスタ１９に格納された第２のデータ
のアクセス要求送出開始要素番号、レジスタ４にセット
されている第２のデータの先頭要素の記憶単位アドレス
等に基づいてレジスタ１９に格納された要素番号に対応
するアドレス情報を算出し、第１のデータの最終のアク
セス要求送出後、その算出したアドレスに対応する第２
のデータの上記要素番号の記憶単位から連続してアクセ
スを開始し、第２のデータの最終要素までアクセスする
と、第２のデータの先頭要素に戻って第２のデータの残
りの要素番号に対応する記憶単位を連続してアクセスす
る。また、記憶単位重複検出回路１１の重複検出出力が
重複無しを示す論理値“０”のときは、第１のデータの
アクセスと無関係にアクセスできるので、例えば第２の
データの先頭要素から直ちにアクセスを開始する。更に
、記憶単位重複検出回路１１の重複検出出力が重複有り
を示す論理値“ｌ”で且つ比較回路１８の保証信号が論
理値“０”の場合は、例えば前述した従来装置と同様に
必要最低限だけの待ちの後に第２のデータの例えば先頭
要素からアクセス要求を開始する。

以上のような構成における一実施例の動作を詳細に説明
する。なお、本実施例では、記憶単位の数は２５６個、
記憶単位のサイクル時間は１６クロツクサイクル、デー
タの要素数は最大１２８個（要素番号の先頭は０番から
始まる）、１要素当たり１記憶単位をアクセスするとす
る。

第１図において、第１のデータのアクセス要求が発せら
れると、結線２１を介して第１のデータの先頭要素の記
憶単位アドレス（これを１００番とする）が、また結線
３１を介して第１のデータの要素数（これを８０要素と
する）がそれぞれ供給され、加算回路７で加算され、更
に値“−１″が加算されて、第１のデータの最終要素の
記憶単位アドレス（１７９番）が求められ、レジスタ１
０に保持される。

レジスタ１０に保持された内容は第２のデータのアクセ
ス要求が発せられるまで保持される。

加算回路８は、補数回路６との組み合わせで、結線７１
より供給される第１のデータの最終要素の記憶単位アド
レス（１７９番）から結線１００を介して供給される記
憶単位サイクル時間（１６クロソクサイクル）を滅し、
値“ｌ”を加算して、第１のデータのアクセス要求送出
終了時に使用状態にある記憶単位の先頭アドレス（１６
４番）を求め、結線８１を介してレジスタ９に供給し、
レジスタ９はこれを保持する。レジスタ９に保持された
内容は、第２のデータの要求が発せられるまで保持され
る。

つまり第１のデータのアクセス要求送出終了時点で１６
４番から１７９番の記憶単位が使用状態にあることにな
る。この使用状態の記憶単位のアドレスは、それぞれ結
線９１と結線１０１を介し、記憶単位重複検出回路ＩＩ
に供給され、ここにおいて結線４１を介して供給される
第２のデータの先頭要素の記憶単位アドレス（これを１
７０番とする）と比較されて、前記１６４番から１７９
番の記憶単位と重なることを検出し、論理値“１”の信
号を結線１１１を介してゲート回路１４に供給する。

一方、加算回路１３は、補数回路１２との組み合わせで
、結線１０１より供給される第１のデータの最終要素の
記憶単位アドレス（１７９番）から結線４１を介して供
給される第２のデータの先頭要素の記憶単位アドレス（
１７９番）を減じて値“２”を加え、これを（値は１１
）結線１３１を介してゲート回路１４に供給する。

ゲート回路１４は、結線１３１より供給される値を二進
数で表わしたときの各ビットと、結線１１１を介して供
給される信号“ｌ”との論理積をそれぞれについてとり
、データ線１４１よりゲート回路１７および補数回路１
５に供給する。この値は“１１”であり、第２のデータ
のアクセス開始要素番号となる。但し、後述の条件が満
足されることが必要なので注意されたい。

加算回路１６は、補数回路１５との組み合わせで、結線
５１を介して供給される第２のデータの要素数（これを
８０要素とする）から、結線１４１を介して供給される
第２のデータのアクセス開始要素番号（値は“１１”）
を滅じて値“１″′を加え、第２のデータのアクセス開
始要素番号の要素から最終要素番号までの要素数（値は
７０個）を求め、結線１６１で比較回路１８に供給し、
ここにおいて、結線１００より供給される記憶単位サイ
クル時間情報（１６クロソクサイクル）と大小比較し、
結線１６１を介して供給される要素数（７０個）の方が
大きい為、結線１８１を介して論理値“１”の信号をゲ
ート回路１７に供給する。これが先に述べた条件の信号
である。

ゲート回路１７は、結線１４１より供給される値を二進
数で表わしたときの各ビットと、結線１８１を介して供
給される信号（論理値“１”）とのそれぞれの論理積を
とり、結線１７１を介してレジスタ１９に供給する。レ
ジスタ１９は、この第２のデータアクセス開始要素番号
（１１番）を保持する。

第２図に、第１図を参照して説明した上記実施例の連続
アクセス要求送出のタイミングを、記憶単位アドレスと
時間との関係で示す。

第２図において、実線の部分が第１のデータのアクセス
する記憶単位アドレス（１００番から１７９番まで）と
それらが使用状態にある時間を示し、破線の部分が第２
のデータのアクセスする記憶単位アドレス（１７０番か
ら２４９番まで）とそれらが使用状態にある時間を示し
ている。また、斜線の部分は、第１のデータと第２のデ
ータのアクセスする記憶単位が１７０番から１７９番ま
では重複していることを示している。本発明はこの記憶
単位の重なりによって第２のデータのアクセス要求送出
開始が待たされるのを解消しようとするものである。

第３図は、第１図を参照して説明したアクセスを同じ条
件で従来の装置で実行した場合のアクセス要求送出タイ
ミングを示している。第３図に示すように、第１のデー
タのアクセスで１７０番の記憶単位のアクセス要求送出
後、１７０番の記憶単位は１６クロツクサイクルの間は
使用状態となる。第１のデータのアクセスは１７０番以
降最終要素まで１０要素あるため、第１のデータの全ア
クセス要求終了時点で、あと１６−’１０＝６クロソク
サイクル間はまだ１７０番の記憶単位は使用状態にあり
、この間第２のデータのアクセス要求開始が待たされる
ことになる。つまり、第２のデータのアクセス要求送出
開始が第１のデータのアクセス要求送出終了後、第２の
データの先頭要素の記憶単位が使用可能になるまで待た
されることになる。

これに対し本実施例では、第２図に示すように、第１の
データのアクセス要求送出終了後、第２のデータのアク
セス要求は、第１図中のレジスタ１９に保持されている
要素番号１１番（記憶単位アドレスは１８０番）の要素
より連続して開始され、最終番号７９番（記憶単位アド
レスは２４９番）の要素までアクセス要求を送出した後
は、先頭の０番の要素（記憶単位アクセスは１７０番）
に戻って連続してアクセス要求を送出し、最後は１０番
の要素（記憶単位アドレスは１７９番）のアクセス要求
を送出して完了する。第３図と比較しても分かるように
、待ち時間分だけ連続アクセスが高速化されている。

〔発明の効果〕

以上説明したように、本発明は、第１のデータのアクセ
ス要求の送出後に、第２のデータのアクセス要求を何番
目の要素から開始すれば第１のデータのアクセスによっ
て使用状態になっている記憶単位が第２のデータのアク
セスと重ならないかを、第１のデータの先頭要素のアド
レス情報と要素数、第２のデータの先頭要素のアドレス
情報と要素数および記憶単位のサイクル時間情報に基づ
いて算出し、第１のデータと第２のデータとで記憶単位
が重なっても、連続してアクセス要求を送出することに
よって、記憶装置アクセスを高速化できるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の実施例の記憶装置アクセス要求信号を送出するタイ
ミングの関係を示す本発明の実施例の動作説明図、 第３図は第２図と同じ条件で従来技術を適用した場合に
おける記憶装置アクセス要求信号を送出するタイミング
の関係を示す従来例の動作説明ｌである。 図において、１．２．３．４．５，９，１０．１９・・
・レジスタ、７．　８．１３．１６・・・加算回路、６
，１２゜１５・・・補数回路、１１・・・記憶単位重複
検出回路、１４゜１７・・・ゲート回路、１８・・・比
較回路。

Claims (1)

1. 【特許請求の範囲】 互いに独立にアクセス可能な複数の記憶単位から構成さ
   れ、記憶単位順に番地付けがなされた記憶装置に対して
   、それぞれが記憶装置上に連続に配置される複数要素か
   ら成るデータのアクセスを制御する記憶アクセス制御装
   置であって、 データの要素数を保持する要素数保持手段と、先頭要素
   の記憶単位のアドレス情報を保持するアドレス情報保持
   手段と、 前記要素数保持手段に保持されている第１及び第２のデ
   ータの要素数、前記アドレス情報保持手段に保持されて
   いる第１及び第２のデータの先頭要素の記憶単位のアド
   レス情報、並びに記憶単位のサイクル時間情報に基づき
   、第１のデータのアクセス要求の送出後、第２のデータ
   のアクセス要求を何番目の要素から開始すれば、第１の
   データのアクセスによって使用状態になっている記憶単
   位が第２のデータのアクセスと重ならないかを計算する
   計算手段とを含むことを特徴とする記憶アクセス制御装
   置。