JPH01314367A

JPH01314367A - マルチプロセッサシステムのメモリ制御装置

Info

Publication number: JPH01314367A
Application number: JP14578588A
Authority: JP
Inventors: Hidekazu Takahashi; 秀和高橋
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1988-06-15
Filing date: 1988-06-15
Publication date: 1989-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕この発明は、複数のプロセッサで共有ローカルメモリを
使用するマルチプロセッサシステムにおいて発生するメ
モリアクセス競合の問題を解決するメモリ制御装置に関
する。

〔従来技術〕

従来のマルチプロセッサシステムにおける共有ローカル
メモリアクセス制御装置としては１例えば特開昭５８−
４６４５８号に記載されているものがある。

第１４図は上記のごとき従来装置の一例の構成図である
。

第１４図の回路は、共有ローカルメモリ１１、第１のプ
ロセッサ１２−２及び第２のプロセッサ１２１、アドレ
ス線、データ線、リード線、ライト線およびチップセレ
クト線１３−１，１３１、アクセス競合回避回路１６、
プロセッサウェイト信号１４．１５から構成されている
。

上記の回路においては、第１のプロセッサ１２−１及び
第２のプロセッサ１２−２のアクセスが競合した場合に
、アクセス競合回避回路１６においてどちらが先にアク
セスしたかを判断し、例えば第１のプロセッサ１２−１
が先と判断した場合には、第２のプロセッサ１２１にウ
ェイト信号１５を送って待機させ、第１のプロセッサ１
２−１のみのアクセスを実行する。

そしてアクセス終了後にウェイト信号１５を解除して第
２のプロセッサ１２１を再起動し、そのメモリアクセス
を実行させるように構成されている。

〔発明が解決しようとする課題〕

しかしながら、上記のごとき従来の装置においては次の
ごとき問題がある。

例えば、第１４図の装置におけるプロセッサ間の動作は
第１５図に示すバスタイミングとなる。第１５図から判
るように、第１のプロセッサ１２−０と第２のプロセッ
サ１２−２との間の動作が非同期の場合には１両方のプ
ロセッサからのメモリアクセスが同時になる可能性があ
り、その時には第１５図のＴ工のようにプロセッサウェ
イト信号１４および１５は値が定まらず、どちらもウェ
イトしないか、或いは最悪の場合には第１のプロセッサ
１２−１と第２のプロセッサ１２−２との両方がウェイ
トしてしまい、再起動できない可能性がある。という問
題がある。

また、第１５図のＴ２に示すごとく、汎用プロセッサは
、ウェイトを実行させても、実行中の命令が終了するま
では停止しない、そのため書き込み動作がほぼ同時に重
なった場合には、ウェイトが正常に行われても、アドレ
スが一致してしまったときにはメモリで２種のデータが
衝突し、メモリのデータを破壊してしまう、という問題
がある。

また、メモリアクセス待ち信号をもったプロセッサであ
っても、データ書き込み時には既にデータがバス上に存
在するため、バスにデータが出ない前にバスを切断する
必要があること、及びアクセス可能になった場合に高速
に書き込み動作を実行する必要があること等の理由によ
り、現在プロセッサの基本クロックの高速化が進んでい
る中で、メモリアクセス待ち信号をプロセッサに持たせ
るのは好ましくない、という問題がある。

また、メモリアクセスが増加すると他方のプロセッサが
ウェイトされる回数が増え、そのため各々のプロセッサ
が活動状態にある時間が減少してしまう、という問題が
ある。

なお、第１のプロセッサ１２−１と第２のプロセッサ１
２−２とが同期をとれば、メモリアクセス競合がないよ
うにするためにマシンサイクル内でのメモリアクセスの
時期を競合しないように変えることが可能となるが、汎
用のマイコン間では同期をとれるようには設計されてい
ないので、実用化できない。

本発明は上記のごとき従来技術の問題を解決するために
為されたものであり、共有ローカルメモリにおけるアク
セス競合によるデータ破壊、及び個々のプロセッサの処
理能力低下を回避することのできるマルチプロセッサシ
ステムのメモリ制御装置を提供することを目的とする。

〔課題を解決するための手段Ｊ上記の課題を解決するため、本発明においては、共有ロ
ーカルメモリを１つのアドレスに対してｎ個のＲＡＭ　
（例えば第１図の２１−１〜２１−？ｌに相当）で構成
し、また、ｎ個のプロセッサがアクセスするＲＡＭを１
個とし、かつそれを順次切り換え。

各プロセッサのアクセスできるＲＡＭをｎ回の切り換え
で一巡するように切り換える回路（例えば第１図のアク
セスＲＡＭ判断回路２７および切換タイミング発生回路
２９に相当）を備えるように構成している。

すなわち、本発明においては、ｎ個のプロセッサの同時
アクセスを可能にするため、共有ローカルメモリの１つ
のアドレスをプロセッサと同数のｎ個のメモリで構成し
、プロセッサとメモリを１対１に対応させ、かつ、メモ
リ内容を他のプロセッサに伝えるため、ある間隔で各々
のプロセッサの対応するメモリを順次切り換えるように
構成している。

そしてｎ個のプロセッサがメモリ上の同一アドレスに対
してメモリの切換周期よりも短い周期で常時書き込み、
読み出しを実行することにより、メモリ内容を常に新し
く保つためことが出来る。

〔発明の実施例〕

第１図は、本発明の一実施例図である。

第１図において、共有ローカルメモリ２１は１つのアド
レスがｎ個のＲＡＭ２Ｌ、〜２１−１から構成されてい
る。

また、２２−１〜２２−１はｎ個のプロセッサ、２７は
それらのアクセスの制御すなわち上記各プロセッサと上
記ｎ個のＲＡ　Ｍとの対応切り換えを実行するアクセス
ＲＡＭ判断回路、　２：Ｌ１〜２３１は各プロセッサ２
２−１〜２２１とアクセスＲＡＭ判断回路２７との入出
力インタフェースを実行するＩＯ線（ただし２３−１は
切換タイミング発生回路２９にも接続）、２４は１つの
プロセッサ２２−１の基本サイクルと関係をもったプロ
セッサ出力クロック、２８はアクセスＲＡＭ判断回路２
７と各ＲＡＭとを接続する接続線、２９はウェイト信号
２５とメモリ切換信号２６とを発生する切換タイミング
発生回路である。なお、ウェイト信号２５は、上記のプ
ロセッサ２２−１以外の各プロセッサ２２−２〜２２−
１の動作をウェイトさせる信号である。

また、第２図は、第１図の回路の動作タイムチャート図
であり、ウェイト信号２５、メモリ切換信号２６及び切
換周期ＴＭＣ等を示す、なお、アクセスタイミング３０
−□は前記のプロセッサ出力クロック２４を発生してい
るプロセッサ２２−１のメモリアクセスタイミングであ
り、アクセスタイミング３０１〜３０−１はそれぞれプ
ロセッサ２２−２〜２２−９のメモリアクセスタイミン
グである。

以下第２図を参考として第１図の回路の作用を説明する
。

ｎ個のプロセッサ２Ｌ□〜２Ｌ、のｌ０ｆｉ２３−、〜
２３−９をアクセスＲＡＭ判断回路２７に接続し、また
、切換タイミング発生回路２９（詳細後述）では１つの
プロセッサ２２−１からプロセッサ出力クロック２４を
取り込み、それをもとに周期が切換周期Ｔ’ｉｔｃであ
るメモリ切換信号２６を作る。また、アクセスＲＡＭ判
断回路２７（詳細後述）では上記のメモリ切換（５号２
６に応じて各プロセッサと各ＲＡＭとの対応を切り換え
る。その前後にプロセッサ２２−１は、第２図に示すア
クセスタイミング３ｏ−１に示す動作を実行し、その他
の各プロセッサ２２−２〜２２１も゛それぞれアクセス
タイミング３Ｌ、〜３ｏ−、Ｉに示す動作を実行する。

なお、図示のごとく、メモリ切換信号２６は周期が通常
ＴＭＣであるが、プロセッサ２２−１がアクセス中であ
れば、実際の切り換えはプロセッサ２２−１のアクセス
が終了してがら行う必要があるので、上記の周期ＴＭＣ
は一時的に変動する。

また、ウェイト信号２５は以下に示すようにして決定さ
れる。ウェイトの開始（ウェイト信号２５の立ち下がり
）は、プロセッサ２２−２〜２２−９がメモリアクセス
中にメモリの対応を切り換えてしまうことのないように
、切換許可タイミングＴ１、Ｔ、の時点からプロセッサ
２２−２〜２２−ｎ中の最長のマシンサイクルで１マシ
ンサイクル以上前の時点とする。

ウェイトの解除（ウェイト信号２５の立ち上がり）は、
実際の切り換えが終了するまで他のプロセッサ２２−２
〜２２−９を動作させたくないので、切換許可タイミン
グＴ１、Ｔ４の時点からプロセッサ２２−１の１マシン
サイクル以上後の時点とする。

また、ＲＡＭに記録されたデータが古いままでメモリの
対応を切り換えてしまうことのないように、成るアドレ
スのデータを書き込むべきプロセッサは切換周期ＴＭＣ
内に書き込みを終了させる。

また、共有ローカルメモリ２１の各アドレスを構成する
ＲＡＭの数をｎ個、プロセッサ２２−０〜２２−、ｌの
個数をｎ個とした場合には、前記のごときＲＡＭのメモ
リ対応の切り換えをｎ回実行すると、再び元のＲＡＭに
各プロセッサがアクセスできるようにする。すなわちｎ
回の切り換えでプロセッサとＲＡＭとの対応が一巡する
ことになる。

上記組み合わせパターンは、ｎ個のプロセッサから構成
されたマルチプロセッサシステムに最適なものを選択す
るように構成する。

次に、前記第１図の実施例における切換タイミング発生
回路２９について詳細に説明する。

第３図は、前記の切換タイミング発生回路２９の一実施
例図である。

第３図の回路は、前記第１図におけるプロセッサ出力ク
ロック２４を入力信号とし、その信号の分周を実行する
分周回路３１と、該回路によって例えば１／２〜１／２
″に分周された分周信号３２と、分周信号３２を入力信
号として切換パルスの所定周期を生成する論理回路３３
およびその出力信号３４と、該出力信号３４を所定タイ
ミングだけ遅延させる遅延回路３５およびその出力信号
３６と、前記第１図におけるＩＯ線２３−４内のチップ
セレクト信号２３Ａと上記出力信号３６とを入力信号と
して、メモリ対応の切り換え時に、プロセッサ２２−□
のアクセスを検知し、所定の切換信号２６を発生する切
換タイミング発生回路３７と、前記分周信号３２を入力
信号として、プロセッサ２２−□〜２２−９をメモリ切
り換え時に所定の時間ウェイトさせるウェイト信号２５
を発生するウェイト信号パルス発生回路３８から構成さ
れている。

次に、第４図は、上記第３図の回路の動作タイムチャー
トである。

また、第５図は、前記第１図の実施例における切り換え
動作のフローチャートである。

以下、上記第４．５図に基づいて切り換え時の作用を説
明する。

メモリ切り換えを所定周期で実行するために、分周回路
３１を用いてプロセッサ出力クロック２４を１／２〜１
７２″にそれぞれ分周し、それによって生成された分周
信号３２を論理回路３３に与えて、第２図の切換周期Ｔ
ＭＣに対応した周期を有する出力信号３４を生成する。

ただし、上記分周回路３１と上記論理回路３３とにおい
て、第４図に示す遅延時間ｔ１を生じる。

また、メモリ切り換え時に、プロセッサ２２−２〜２２
−１に対して、ウェイト信号パルス発生回路３８で生成
したウェイト信号２５を与えてウェイトさせる。

また、チップセレクト信号２３Ａがアクティブになった
時点から丁度アクティブ時間ｔ、の半分になった時点で
出力信号３６が立ち上るようにするため前記出力信号３
４を遅延回路３５に与えて時間ｔ２の遅延を生じさせた
出力信号３６と、プロセッサ２２−１のアクセス信号で
あるチップセレクト信号２３Ａとを入力信号として、切
換タイミング発生回路３７で切換信号２６を発生する。

この切換タイミング発生回路３７の出力信号である切換
信号２６には、２通りの出カバターンがあり、以下各々
に関して説明する。

■メモリ切り換え時にプロセッサ２２−０のアクセスが
ない場合。

この場合には、出力信号３６の立ち上りとともに切換信
号２６も立ち上る。

■メモリ切り換え時にプロセッサ２２−□のアクセスが
ある場合。

出力信号３６は前記遅延回路３５で遅延時間を調整して
おり、プロセッサ２２−１のアクセス時には、チップセ
レクト信号２３Ａのアクティブ時間ｔ、の半分経過した
時点で出力信号３６が立ち上がる。そして切換信号２６
は上記のアクセスが完了した時点すなわちチップセレク
ト信号２３Ａがノンアクティブになった時点で立ち上る
。

第５図は上記二つの場合の切換動作のフローチャートを
示したものである。

なお、メモリ切換動作は、プロセッサ２２−８の次のマ
シンサイクルで連続してアクセスする場合があるので１
次のチップセレクト信号２３Ａがアクティブになるまで
の時間ｔ４で切り換えを完了する。

次に、−前記第１図の実施例におけるアクセスＲＡＭ判
断回路２７について詳細に説明する。

第６図は、アクセスＲＡＭ判断回路２７の一実施例図で
あり、（Ａ）は全体の構成図、（Ｂ）および（Ｃ）はス
イッチノードの動作説明図である。

第６図において、アクセスメモリ切換信号発生部４１は
、切換信号２６の立ち上りをトリガとしてシフトするｎ
進カウンタで構成されている。そしてｎ個のプロセッサ
２２−１〜２２−０に対応して各アドレスがｎ個のメモ
リから構成された共有ローカルメモリ２１へのアクセス
を、同一メモリへの同時アクセスを防止し、かつ、所定
周期（切換周期Ｘｎ）毎に同一メモリにアクセスするこ
と、すなわち各メモリを所定周期ごとに順次繰り返して
アクセスするようなアクセスメモリ選択信号４２を発生
する。

また、アクセスメモリ選択部４３は、第６図（＋３）に
示すように、制御入力端子４５への制御信号値がｒｅ　
Ｏ＋７のときは直接接続を行ない、第６図（Ｃ）に示す
ように、制御入力端子４５への制御信号値がＩｔ　Ｉ　
Ｉｔのときは交換接続を行なう複数のスイッチノード４
４から構成され、アクセスメモリ切換信号発生部４１が
発生するアクセスメモリ選択信号４２を」二記の制御信
号として各スイッチノード４４の制御入力端子へ与える
ように構成されている。例えば、実施例のようにｎ＝２
”（例えばｎ＝４）の場合には、まず、アクセスメモリ
選択信号４２の２°ビツト（ＬＳＢ）をの第１ステージ
ＳＸ（左端の縦１列）の各スイッチノードの制御入力端
子４５に接続し、ｎ個のプロセッサ２２−１〜２２−、
ｌから各々二つのプロセッサを選んで、それらのＩＯ線
を第１ステージＳ１の各スイッチノードの入力信号線４
６に接続し、上記のアクセスメモリ選択信号４２の２゜
ビットの値に応じて直接接続か交換接続かを切り換えさ
せ、更に、それら第１ステージの各スイッチノードの出
力信号線４７から各々二つを選んで第２ステージｓｉ（
縦の第２列）の各スイッチノードの入力信号線に接続し
、以下、２１〜２″ビツトに対しても上記と同様な方法
でステージを祷成し。

最終ステージである第ｎステージの出力信号線（第１図
の接続線２８−１〜２８−１に相当）を共有ローカルメ
モリ２１を構成するｎ個のＲＡＭに接続するように構成
している。

なお、第７図は上記のアクセスメモリ選択部４３の構成
図、第８図は上記実施例におけるアクセスメモリ切換信
号発生部４１が発生するアクセスメモリ選択信号４２の
出力信号値の一例図、第９図は上記実施例におけるアク
セスメモリ選択信号４２の出力値に対応したアクセスメ
モリ選択部４３におけるプロセッサとメモリとの接続状
態を示した図である。

次に、これまで説明した各回に基づいて各プロセッサ２
２−□〜２２−１と各ＲＡＭ２Ｌ、〜２１１との接続切
換動作の全体を説明する。

まず、切換タイミング発生回路２９において、プロセッ
サ２２−１の発生するプロセッサ出力クロック２４を用
いて、切換信号２６を発生するために必要なトリガ信号
（第３．４図の３６）を作り出す。また、切換タイミン
グ発生口Ｍ２９は、切換信号２６を発生する前後にウェ
イト信号２５を発生する。また、切換信号２６を発生す
るタイミングは、第５図のフローチャートに示したよう
な切換タイミング発生回路２９の動作の結果によって作
り出される。すなわち、切換タイミング発生回路２９の
内部で作り出されるトリガ信号３６が第４図に示すよう
に立ち上ると、その時点におけるプロセッサ２２−□の
チップセレクト信号２３Ａの値をラッチする。その結果
、ラッチされたチップセレクト信号２３Ａがアクティブ
になっていた場合には、第５図に示したようにプロセッ
サ２２−１のアクセスが完了した時点で切換信号２Ｇを
発生する。一方、ラッチされたチップセレクト信号２３
Ａがアクティブになっていない場合には、トリガ信号３
６が立ち上がった時点ですぐに切換信号２６を発生する
。

次に、アクセスＲＡＭ判断回路２７は、切換信号２Ｇを
トリガとして動作し、内部で切換信号２６のパルスをｎ
進（アップ又はダウン）カウンタで記憶し、第８図に示
すようなアクセスメモリ選択信号４２を作り、内部のス
イッチノード４４を制御する。

すなわち、第６．７図に示すごとく、アクセスメモリ選
択部４３を構成している複数のスイッチノード４４は、
各ステージＳ工〜Ｓｎごとに、アクセスメモリ選択信号
４２の値に応じて直接接続か交換接続が決定され、各々
のプロセッサ２２−８〜２２−１の工○線２３−□〜２
３−？ｌを、ｎ個のＲＡＭから構成されている共有ロー
カルメモリ２１の中の対応するＲＡＭ２１−１〜２１−
ｎにそれぞれ接続する。この接続動作は、第９図に示す
ように、切換信号２６をトリガとしてアクセスメモリ切
換イ３号発生部４１が発生するアクセスメモリ選択信号
４２の値によって決定されるので、切換信号２６が立ち
上ってから次の切換信号２６の立上りまでの切換周期Ｔ
Ｍｃの間に、各プロセッサ２２−８〜２２−ｌ、と共有
ローカルメモリ２１の中の各ＲＡＭ２Ｌｌ〜２１．とを
１対１に対応づけることができ、したがって同−ＲＡＭ
にアクセスが競合することはない、また、第９図に示す
ように、アクセスメモリ選択部４３は、周期的に入力さ
れるアクセスメモリ選択信号４２により、その切り換え
状態が一定周期で一巡するので、一定周期ごとに一定の
プロセッサが一定のＲＡＭにアクセスすることが出来る
ようになっている。

次に１本発明を実際の装置に応用した例を説明する。

第１θ図は１本発明の適応システムの一例図である。ま
た、第１１図は第１０図の部分詳細図であり、１つの送
受信器ノードを示したものである。

第１０図のシステムは、並列演算処理を実行する同一ま
たはＶ＆種の異なった複数の汎用マイコン５０□〜５０
１、複数の送受信器５１−０〜５１−Ｎ、時分割多重処
理に必要な送信権指示線５２及び送信データを転送する
データ線５３から構成されている。

また、第１１図に示す一つの送受信器５１−１は、この
送受信器に接続される汎用マイコンが４個の場合を示し
、並列演算処理を実行するための内部通信処理部５４−
□〜５４−４、汎用マイコン５０−０〜５０−９と内部
通信処理部５４−８〜５４−９との間の通信データの格
納部分である切換回路付きＲＡＭ対５５−８〜５５−４
゜内部データ線５６．内部アドレス線５７．送信権指示
線５８、他の送受信器ノードの地域分散マイコン群との
通信を実行する外部通信処理部５９、汎用マイコン５０
−１〜５０−、と外部通信処理部５９との間の通信デー
タ格納部分である切換回路付きＲＡＭ対６０゜および汎
用マイコン５０−１〜５０−４を動作させるために必要
なプログラムやデータを記憶したメモリ６１から構成さ
れている。

第１０図のシステム動作としては、１つの送受信器（例
えば５Ｌ１）に接続されているマイコン（例えば５０−
１〜５０−、　）間では並列演算動作を実行し、異なる
送受信器５１−１〜５１−Ｎに接続されているマイコン
５０−１〜５０−Ｍ間では地域分散動作を実行する。

上記の並列演算動作は、それぞれの送受信器５１−１〜
５１−Ｎ内での内部通信を介してマイコン間の強い結合
性をもつ基本動作からなり、また、地域分散動作は送受
信器５１−□〜５ＬＮ、送信権指示線５２およびデータ
ｌ；Ａ５３を通して外部通信を行うマイコン間の弱い結
合性をもつ基本動作からなる。

まず、上記のマルチプロセッサシステムの地域分散動作
について説明する。

外部通信は、送信権指示ＩＩｊＡ５２及びその発生信号
間隔によって形成されたタイムスロットにより決まる時
分割多重処理で実行し、データ線５３を通して直列デー
タ転送を実行する。

上記の外部通信の場合において、例えば、第１１図の例
で説明すると、切換回路付きＲＡＭ対６０が前記第１図
の共有ローカルメモリ２１（アクセスＲＡＭ判断回路を
含む）に相当し、かっｎが２の場合、すなわち１つのア
ドレスを２つのＲＡＭで構成した場合に相当する。そし
てマイコン５０−１〜５０−４のいずれかと通信処理部
５９との間で、切換回路付きＲＡＭ対６０の各２つのＲ
ＡＭに前記したごときデータの授受を行なう。すなわち
、この場合にはマイコン５０−１〜５０−４のいづれか
と通信処理部５９とが第１図のプロセッサ２２−１と２
２−２に相当する。

そして切換回路付きＲＡＭ対６０のうち周期性をもって
成るノードに対して成る一定間隔で送信権を与える信号
の１周期につき、マイコン５０−０〜５０−４と外部通
信処理部５９とからアクセスするＲＡＭを交互に反転す
ることによってデータの衝突をなくす。

上記のごとき時分割多重処理及び切換回路付きＲＡＭ対
６０の制御を実行することにより、各マイコン５０−１
〜５０−Ｍ間で各々のマイコンの持つ情報のやり取りを
実行する。

次に、マルチプロセッサシステムの並列演算動作につい
て説明する。

１つの送受信器内における内部通信は、第１１図の送信
権指示ｓ５８及びその発生信号間隔によって形成された
タイムスロットによって決まる時分割多重処理で実行し
、内部アドレス腺５７を通して切換回路付きＲＡＭ対５
５−１〜５５−４上のデータのアドレス指示を行ない、
また、内部データ線５Ｇを通して通信データを各々並列
演算データとして転送し、内部通信処理部５４−０〜５
４−９で制御実行する。すなわち、この場合には、切換
回路付きＲＡＭ対５５−１〜５５−４が前記第１図の共
有ローカルメモリ２１（アクセスＲＡＭ判断回路を含む
）に相当し、かつｎが２の場合、すなわち１つのアドレ
スを２つのＲＡＭで構成した場合に相当する。そしてマ
イコン５０−１〜５０−４のうちの対応するものと内部
通信処理部５４−１〜５４−１の対応するものとの間で
、切換回路付きＲＡＭ対５５−□〜５５−１の各２つの
ＲＡＭに前記したごときデータの授受を行なう。すなわ
ちマイコン５０−８と内部通信処理部５４−０との間で
、切換回路付きＲＡＭ対５５−１の各２つのＲＡＭに前
記したごときデータの授受を行なうものであり、この場
合にはマイコン５０−１と内部通信処理部５４−０とが
第１図のプロセッサ２２□と２２１に相当し、切換回路
付きＲＡ　Ｍ対５５−０が共有ローカルメモリ２１に相
当することになる。同様に、マイコン５０−２と内部通
信処理部５４−２との間、マイコン５０−３と内部通信
処理部５４−１との間、マイコン５０−１と内部通信処
理部５４−４との間でもデータの授受を行なう。

なお、切換回路付きＲＡＭ対５５−４〜５５−４の取り
扱い方は、前記地域分散処理時における切換回路付きＲ
ＡＭ対６０と同様である。

次に、データフロー型マルチプロセッサシステムに本発
明を適用する場合を説明する。

第１２図は従来のデータフロー型マルチプロセッサの一
例のブロック図であり、（Ａ）は全体の構成図、（Ｔ３
）は（Ａ）内のプロセッサ７０−□の構成図である。

従来のデータフロー型マルチプロセッサは、図示のごと
く、プロセッサ間の通信を実行する通信ネットワーク７
１と、所定の命令を実行する複数のプロセッサ７０−１
〜７０−３と、所定の処理を実行するためのプロセッサ
の割当てを行なうスケジューラ７２と、大きなデータ構
造を蓄える構造メモリ７３からなり、非常に複雑なハー
ドウェアを必要とするが、後記のごとく本発明を適用し
、第１３図のフローチャートに示すごとき制御を行なえ
ば、データフロー型マルチプロセッサを容易に構成する
ことが出来る。

すなわち、比軟的高速な処理を要求されないデータフロ
ー型マルチプロセッサを構成するためには、第１２図に
おいて、■通信ネットワーク７１を前記第１１図の内部
通信処理部５４に置き換える、■プロセッサ７０−１〜
７０−１を第１１図のマイコン５０−０〜５０□に置き
換える、■スケジューラ７２をマイコン５０−１〜５０
−３のソフトで実行する、■構造メモリ７３を第１１図
のメモリ６１に置き換える、ことにより可能となる。

以下、スケジューラ７２の役割りをするマイコンの動作
を説明する。

最初にリクエスト要求動作から説明する。

送信要求が発生した１つのマイコンは、第１３図（Ａ）
に示すように、他のマイコンにリクエストを送信する。

そして他のマイコンからリクエストの返答があった場合
には、その受信したデータを使って次のリクエスト処理
動作を実行する。

次にリクエスト処理動作は、第１３図（Ｂ）に示すよう
に、マイコンのいづれか１つが他のマイコンからリクエ
ストを受けとって、そのリクエストの要求に対して必要
な処理を実行し、次にリクエスト要求元に処理結果を送
信する。

上記のごときマイコンにおけるリクエスト要求とリクエ
スト処理動作とを前記のごとき本発明のメモリアクセス
制御方法で実現すれば、複数のマイコンに対して、従来
多く発生したメモリのデータ破壊をなくすこと、および
複雑なメモリアクセス管理をしないで複数のマイコン間
での通信を可能にすることが出来る。

〔発明の効果〕

以上説明したごとく、本発明によれば、ｎ個のプロセッ
サの同時アクセスを可能にするため、共有ローカルメモ
リの１つのアドレスをプロセッサと同数のｎ個のメモリ
で構成し、プロセッサとメモリを１対１に対応させ、か
つ、メモリ内容を他のプロセッサに伝えるため、ある間
隔で各々のプロセッサの対応するメモリを順次切り換え
るように構成しているので、マルチプロセッサシステム
の規模拡大によって生じる共有ローカルメモリにおける
アクセス競合によるデータ破壊、及び個々のプロセッサ
の処理能力低下を回避することが出来る。という優れた
効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例図、第２図は第１図の装置に
おける信号波形図、第３図は第１図の装置における切換
タイミング発生回路の一実施例図、第４図は第３図の装
置における信号波形図、第５図は第３図の装置における
切換動作のフローチャート、第６図は第１図の装置にお
けるアクセスＲＡＭ判断回路の一実施例図、第７図は第
６図の回路におけるアクセスメモリ選択部の一実施例図
、第８図は第６図の回路におけるアクセスメモリ切換信
号発生部の信号を示す図表、第９図はアクセスメモリ選
択信号とプロセッサ・メモリ対応との関係を示す図表、
第１θ図は本発明の応用例の一実施例図、第１１図は第
１０図の部分詳細図、第１２図は従来のデータフロー型
マルチプロセッサの一例図。第１３図は本発明をデータフロー型マルチプロセッサに
適用した場合の動作を示すフローチャート、第１４図は
従来装置の一例図、第１５図は第１４図の装置における
信号波形図である。〈符号の説明〉２１・・：共有ローカルメモリ２１−０〜２１１・・・ＲＡＭ２２−０〜２２−９・・・プロセッサ２３−０〜２３−５・・・ＩＯ線２４・・・プロセッサ出力クロック２５・・・ウェイト信号２６・・・切換信号２７・・・アクセスＲＡＭ判断回路２８−１〜２８−？ｌ・・・接続線２９・・・切換タイミング発生部

Claims

【特許請求の範囲】

　共有ローカルメモリを使用するｎ個のプロセッサを用
いたマルチプロセッサシステムにおいて、上記共有ロー
カルメモリを１つのアドレスに対してｎ個のＲＡＭで構
成し、また、上記ｎ個のプロセッサがアクセスするＲＡ
Ｍを１個とし、かつそれを順次切り換え、各プロセッサ
のアクセスできるＲＡＭをｎ回の切り換えで一巡するよ
うに切り換える回路を備えたメモリ制御装置。