JPS599117B2 - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS599117B2 JPS599117B2 JP52041763A JP4176377A JPS599117B2 JP S599117 B2 JPS599117 B2 JP S599117B2 JP 52041763 A JP52041763 A JP 52041763A JP 4176377 A JP4176377 A JP 4176377A JP S599117 B2 JPS599117 B2 JP S599117B2
- Authority
- JP
- Japan
- Prior art keywords
- request signal
- refresh request
- memory bank
- refresh
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Description
【発明の詳細な説明】
、本発明は内部に複数個の独立動作可能な記憶部（これ
をメモリバンクと呼ぶ）と、これらを共通に制御する制
御部を有する記憶装置に関し、特に上記メモリバンクは
言惰内容の保持のためにリフレッシュ動作を必要とする
記憶装置に関する。
をメモリバンクと呼ぶ）と、これらを共通に制御する制
御部を有する記憶装置に関し、特に上記メモリバンクは
言惰内容の保持のためにリフレッシュ動作を必要とする
記憶装置に関する。
従来、メモリは分割されずこのためデータの実効時間は
短縮することができなかつた。これに対し、この欠点を
除去するためメモリを分割して異なつた記憶モジュール
の間の重複アクセスをする方式としてインターリーフと
いわれる概念を導入した。このような記憶装置ではイン
ターリーフを効果的に行なうために、並列に移送できる
バイト数ずつ、交互に異なつた記憶モジュールの番地づ
けが行なわれる。このように、メモリを分割した記憶モ
ジュールをメモリバンクとして構成した場合、記憶内容
の保持のためにリフレッシュ動作を必要とする記憶装置
においては、共通にリフレッシュがなされていた。
短縮することができなかつた。これに対し、この欠点を
除去するためメモリを分割して異なつた記憶モジュール
の間の重複アクセスをする方式としてインターリーフと
いわれる概念を導入した。このような記憶装置ではイン
ターリーフを効果的に行なうために、並列に移送できる
バイト数ずつ、交互に異なつた記憶モジュールの番地づ
けが行なわれる。このように、メモリを分割した記憶モ
ジュールをメモリバンクとして構成した場合、記憶内容
の保持のためにリフレッシュ動作を必要とする記憶装置
においては、共通にリフレッシュがなされていた。
リフレッシュ回路が共通に使用されている場合のみなら
ず、各メモリバンク毎に設けられている場合であつても
、共通にリセットされ、共通のクロック源からクロック
信号を受けて動作するため同一時刻に各々のメモリバン
クにリフレッシュ要求信号が送出される。この結果、記
憶装置内の全メモリバンクに対し同時にリフレッシュ動
作がなされていた。このリフレッシュ動作が行なわれて
いる時刻には、アクセスが不可能となる。
ず、各メモリバンク毎に設けられている場合であつても
、共通にリセットされ、共通のクロック源からクロック
信号を受けて動作するため同一時刻に各々のメモリバン
クにリフレッシュ要求信号が送出される。この結果、記
憶装置内の全メモリバンクに対し同時にリフレッシュ動
作がなされていた。このリフレッシュ動作が行なわれて
いる時刻には、アクセスが不可能となる。
したがつて同一時刻には各バンクに対して同時にアクセ
スはできない。インターリーフ方式においては、順次遅
延しながら重複してアクセスがなされる。このため、各
バンク全てについてアクセスを不可能としないようにす
るために、各バンク毎に異なつたサイクルにおいてそれ
ぞれリフレッシュをすればよい。本発明はこの点に注目
したものである。本発明の目的は記憶装置の電源投入時
あるいはイニシャライズ時に、各メモリバンクのリフレ
ッシュ回路内のリフレッシュ信号を発生するためのカウ
ントレジスタを異なつた値にセットすること・ により
、各メモリバンクに同一時刻にリフレッシュ要求信号が
送られることのないような記憶装置を提供するものであ
る。
スはできない。インターリーフ方式においては、順次遅
延しながら重複してアクセスがなされる。このため、各
バンク全てについてアクセスを不可能としないようにす
るために、各バンク毎に異なつたサイクルにおいてそれ
ぞれリフレッシュをすればよい。本発明はこの点に注目
したものである。本発明の目的は記憶装置の電源投入時
あるいはイニシャライズ時に、各メモリバンクのリフレ
ッシュ回路内のリフレッシュ信号を発生するためのカウ
ントレジスタを異なつた値にセットすること・ により
、各メモリバンクに同一時刻にリフレッシュ要求信号が
送られることのないような記憶装置を提供するものであ
る。
本発明は、それぞれが独立にアクセス可能な二以上の記
憶手段と、クロック発生手段と、 このクロック発生手段からのクロックを計数する計数手
段と、この計数手段からの計数値に応じて前記記憶手段
のそれぞれに対応して発生させるリフレツシユ要求信号
を前記記憶手段のそれぞれに同時に供給させないように
したリフレツシユ要求信号発生手段とを含むことを特徴
とする記憶装置を構成する。
憶手段と、クロック発生手段と、 このクロック発生手段からのクロックを計数する計数手
段と、この計数手段からの計数値に応じて前記記憶手段
のそれぞれに対応して発生させるリフレツシユ要求信号
を前記記憶手段のそれぞれに同時に供給させないように
したリフレツシユ要求信号発生手段とを含むことを特徴
とする記憶装置を構成する。
さらに本発明はリフレツシユ動作を必要とする記憶装置
において、リフレツシユ要求信号発生のためのクロツク
源、およびこのクロツク源からのクロツク信号により複
数個のメモリバンクにリフレツシユ要求信号を発生する
ための各メモリバンクに対応し、かつ、外部からの制御
信号により、その値を任意にセツトできるカウントレジ
スタとによつても構成される。前記カウントレジスタの
全ビツトが″Ｆ′となつた場合に、リフレツシユ要求信
号が発生するとした場合、例えば電源投入時にメモリバ
ンクＡに対応するカウントレジスタは全て″０″、メモ
リバンクＢに対応するカウントレジスタは全ビツトの１
／２が６Ｆ′となるようにセツトされれば、上記２個の
カウントレジスタは同一のクロツク源からクロツク信号
を受けて動作しているために必らず時間的にメモリバン
クＢのリフレツシユ要求信号が先に発生することになり
、メモリバンクＡとメモリバンクＢのリフレツシユ要求
信号が同時に発生することはありえない。
において、リフレツシユ要求信号発生のためのクロツク
源、およびこのクロツク源からのクロツク信号により複
数個のメモリバンクにリフレツシユ要求信号を発生する
ための各メモリバンクに対応し、かつ、外部からの制御
信号により、その値を任意にセツトできるカウントレジ
スタとによつても構成される。前記カウントレジスタの
全ビツトが″Ｆ′となつた場合に、リフレツシユ要求信
号が発生するとした場合、例えば電源投入時にメモリバ
ンクＡに対応するカウントレジスタは全て″０″、メモ
リバンクＢに対応するカウントレジスタは全ビツトの１
／２が６Ｆ′となるようにセツトされれば、上記２個の
カウントレジスタは同一のクロツク源からクロツク信号
を受けて動作しているために必らず時間的にメモリバン
クＢのリフレツシユ要求信号が先に発生することになり
、メモリバンクＡとメモリバンクＢのリフレツシユ要求
信号が同時に発生することはありえない。
次に本発明の一実施例について図面を参照して説明する
。
。
第１図を参照すると本発明の一実施例はメモリバンク１
，２とこれらのメモリバンクリフレツシユ要求信号を発
生するカウントレジスタ３，４とこのカウントレジスタ
のクロツク源５とによつて構成される。
，２とこれらのメモリバンクリフレツシユ要求信号を発
生するカウントレジスタ３，４とこのカウントレジスタ
のクロツク源５とによつて構成される。
また第２図は、第１図の一実施例の動作を説明するタイ
ミング図である。
ミング図である。
．以下に第１図、第２図に従つて本発明の一実施例の詳
細を説明する。
細を説明する。
まず、カウントレジスタ３はクロツク源５のクロツク信
号を入力として時間カウントを行ない、一定の時間間隔
でメモリバンク１にリフレツシユ要求信号線８を介して
リフレツシユ要求信号を発生する。
号を入力として時間カウントを行ない、一定の時間間隔
でメモリバンク１にリフレツシユ要求信号線８を介して
リフレツシユ要求信号を発生する。
リフレツシユ要求信号の時間間隔は、メモリバンク１内
の記憶素子の規格より決められ、本実施例では２５６μ
Ｓである。従つてクロツク源５は１μＳ周期のクロツク
信号を発生し８ビツトのカウントレジスタ３によつてカ
ウントダウンして２５６μＳのリフレツシユ要求信号を
メモリバンク１に供給している。ところで、カウントレ
ジスタ３はクロツク信号線７からクロツク信号を受けて
リフレツシユ要求信号線８にリフレツシユ要求信号を送
出するのみでなく、イニシャライズ信号線６からのイニ
シャライズ信号を受けてデータ入力端子１０の入力デー
タにセツトされることができる。
の記憶素子の規格より決められ、本実施例では２５６μ
Ｓである。従つてクロツク源５は１μＳ周期のクロツク
信号を発生し８ビツトのカウントレジスタ３によつてカ
ウントダウンして２５６μＳのリフレツシユ要求信号を
メモリバンク１に供給している。ところで、カウントレ
ジスタ３はクロツク信号線７からクロツク信号を受けて
リフレツシユ要求信号線８にリフレツシユ要求信号を送
出するのみでなく、イニシャライズ信号線６からのイニ
シャライズ信号を受けてデータ入力端子１０の入力デー
タにセツトされることができる。
この動作はカウントレジスタ４についても全く同じであ
る。イニシャライズ信号線６には記憶装置の初期状態、
例えば、、電源投入直後にパルス信号が印加され、カウ
ントレジスタ３および４の各々のビツトには、デ・一タ
入力端子１０および１１から入力したデータが書き込ま
れる。いま、カウントレジスタ３および４のデータ入力
が第１図において、″１″および６０″で示す値であつ
たとすると、カウントレジスタ３には初期状態でＯ〜４
ビツトにＴｆＯ″が、５〜７ビツトにＴｔｌｌがセツト
され、カウントレジスタ４には同様に０〜３ビツトが″
０１に、４〜７ビツトが″１１にセツトされる。次にク
ロツク源５から、クロツク信号が供給されはじめるとカ
ウントレジスタ３は、Ｏビツト〜４ビツトが全て６１″
となつたとき、すなわち、クロツク源の周期が１μＳと
すると、１μＳ×２５＝３２μＳ後にリフレツシユ要求
信号線８にリフレツシユ要求信号を発生する。同様にカ
ウントレジスタ４はＯビツト〜３ビツトが全て″１″と
なつたときすなわち１μＳ×２４＝１６μＳ後にリフレ
ツシユ賛求信号線９にリフレツシユ要求信号を発生する
。また、カウントレジスタ３、および４は８ビツトより
なつているため次のリフレツシユ要求信号を発生するの
は、１μＳＸ２＆＝２５６μＳ後であり、しかも各々の
リフレツシユ要求信号発生周期は２５６μＳで一定であ
るから各々のリフレツシユ要求信号が発生する時刻は３
２μＳ−１６μＳ＝１６μＳずれることになり、決して
同一時刻に重なることはない。以上説明した動作を第２
図のタイミング図で示している。
る。イニシャライズ信号線６には記憶装置の初期状態、
例えば、、電源投入直後にパルス信号が印加され、カウ
ントレジスタ３および４の各々のビツトには、デ・一タ
入力端子１０および１１から入力したデータが書き込ま
れる。いま、カウントレジスタ３および４のデータ入力
が第１図において、″１″および６０″で示す値であつ
たとすると、カウントレジスタ３には初期状態でＯ〜４
ビツトにＴｆＯ″が、５〜７ビツトにＴｔｌｌがセツト
され、カウントレジスタ４には同様に０〜３ビツトが″
０１に、４〜７ビツトが″１１にセツトされる。次にク
ロツク源５から、クロツク信号が供給されはじめるとカ
ウントレジスタ３は、Ｏビツト〜４ビツトが全て６１″
となつたとき、すなわち、クロツク源の周期が１μＳと
すると、１μＳ×２５＝３２μＳ後にリフレツシユ要求
信号線８にリフレツシユ要求信号を発生する。同様にカ
ウントレジスタ４はＯビツト〜３ビツトが全て″１″と
なつたときすなわち１μＳ×２４＝１６μＳ後にリフレ
ツシユ賛求信号線９にリフレツシユ要求信号を発生する
。また、カウントレジスタ３、および４は８ビツトより
なつているため次のリフレツシユ要求信号を発生するの
は、１μＳＸ２＆＝２５６μＳ後であり、しかも各々の
リフレツシユ要求信号発生周期は２５６μＳで一定であ
るから各々のリフレツシユ要求信号が発生する時刻は３
２μＳ−１６μＳ＝１６μＳずれることになり、決して
同一時刻に重なることはない。以上説明した動作を第２
図のタイミング図で示している。
なお、実施例では、予め定められた初期値をそれぞれ異
なつた値にして二以上のカウンタに設定し、一定値（全
て８１１）に達したときにリフレツシユ要求信号を発生
させていた。
なつた値にして二以上のカウンタに設定し、一定値（全
て８１１）に達したときにリフレツシユ要求信号を発生
させていた。
しかし、このリフレツシユ要求信号を同時に出力させな
いリフレツシユ要求信号発生手段は、これに限られるこ
となく、例えば単一のカウンタと、所定のそれぞれメモ
リバンク毎に設けられた異なつた値に設定された設定手
段と、この設定手段の設定値と前記カウンタの計数値と
を比較して一致がとれたときにリフレツシユ要求信号を
発生させてもよい。さらにカウンタについては、前述の
２つの実施例ではインクリメントを前提としたが、デク
リメントでも計数値の設定値を変れることにより可能で
あり、このための詳細な説明は要するまでもない。以上
説明したように本発明によればカウントレジスタ３およ
び４をイニシャライズ信号によつてプリセツトすること
によりメモリバンク１および２へのリフレツシユ要求信
号を異なつた時刻に発生することが可能となり、従つて
、メモリバンク１および２のいずれか一方は常にその使
用者に対してサービスを提供でき、高性能の記憶装置の
実現が可能となる。
いリフレツシユ要求信号発生手段は、これに限られるこ
となく、例えば単一のカウンタと、所定のそれぞれメモ
リバンク毎に設けられた異なつた値に設定された設定手
段と、この設定手段の設定値と前記カウンタの計数値と
を比較して一致がとれたときにリフレツシユ要求信号を
発生させてもよい。さらにカウンタについては、前述の
２つの実施例ではインクリメントを前提としたが、デク
リメントでも計数値の設定値を変れることにより可能で
あり、このための詳細な説明は要するまでもない。以上
説明したように本発明によればカウントレジスタ３およ
び４をイニシャライズ信号によつてプリセツトすること
によりメモリバンク１および２へのリフレツシユ要求信
号を異なつた時刻に発生することが可能となり、従つて
、メモリバンク１および２のいずれか一方は常にその使
用者に対してサービスを提供でき、高性能の記憶装置の
実現が可能となる。
この関係をさらに具体例をもつて第３図に示す。
まず第３図の参照番号（１）は、メモリバンクＡ，Ｂに
対し同時にリフレツシユをする従来技術の一例により装
置の動作を示したものである。参照番号（２）は、本発
明の一実施例でメモリバンクＡのみをリフレツシユした
状態を示した図、参照番号（３）は同例でメモリバンク
Ｂのみをリフレツシユした状態を示した図である。本図
においてメモリアクセス要求信号は、所定の時刻に到着
したものとして考える。メモリバンクＡには破線矢印Ａ
１メモリバンクＢには破線矢印Ｂに来たものとする。ま
ず参照番号（１）では、両メモリバンクがリフレツシユ
中Ｒのためメモリアクセスが不可能であり、リフレツシ
ユが終了した後順にＡＣで示すようにアクセスされる。
この場合、メモリアクセスは、参照符号Ｎ，Ｂ′でそれ
ぞれ行なわれることになる。
対し同時にリフレツシユをする従来技術の一例により装
置の動作を示したものである。参照番号（２）は、本発
明の一実施例でメモリバンクＡのみをリフレツシユした
状態を示した図、参照番号（３）は同例でメモリバンク
Ｂのみをリフレツシユした状態を示した図である。本図
においてメモリアクセス要求信号は、所定の時刻に到着
したものとして考える。メモリバンクＡには破線矢印Ａ
１メモリバンクＢには破線矢印Ｂに来たものとする。ま
ず参照番号（１）では、両メモリバンクがリフレツシユ
中Ｒのためメモリアクセスが不可能であり、リフレツシ
ユが終了した後順にＡＣで示すようにアクセスされる。
この場合、メモリアクセスは、参照符号Ｎ，Ｂ′でそれ
ぞれ行なわれることになる。
このメモリアクセス時の相方の遅延分Ｄ′は、メモリア
クセス要求時の遅延分Ｖと大差ないと考えて差し支えな
い。この結果、参照番号（１）では、この遅延分ぴだけ
遅れてメモリバンクＢのアクセスＡＣは終了することに
なる。
クセス要求時の遅延分Ｖと大差ないと考えて差し支えな
い。この結果、参照番号（１）では、この遅延分ぴだけ
遅れてメモリバンクＢのアクセスＡＣは終了することに
なる。
これに対し、参照番号（２）ではメモリバンクＡがリフ
レツシユ中Ｒであるため、アクセスＡＣはメモリバンク
Ｂのみその要求に応じて待つことなしになされ、メモリ
バンクＡはリフレツシユが終了するまで待ちその後アク
セスされる。
レツシユ中Ｒであるため、アクセスＡＣはメモリバンク
Ｂのみその要求に応じて待つことなしになされ、メモリ
バンクＡはリフレツシユが終了するまで待ちその後アク
セスされる。
さらに参照番号（３）はメモリバンクＢのみがリフレツ
シユ中である場合の動作であり、メモリバンクＡに対す
るアクセスＡＣが待ち時間なしで行なわれ、メモリバン
クＢに対してはリフレツシユＲが終了するまでアクセス
ＡＣが待たされることになる。この結果参照番号（２）
及び（３）において最終のアクセスＡＣの終了時は参照
番号（１）のメモリバンクＡのアクセスＡＣの終了時と
なる。したがつて従来技術の一例である装置の動作を示
した参照番号（１）のアクセスＡＣの終了時、すなわち
メモリバンクＢのアクセス終了時は、本発明の一実施例
の動作である参照番号（２）及び（３）の最終アクセス
終了時より参照符号Ｄ分だけ遅延されることになる。
シユ中である場合の動作であり、メモリバンクＡに対す
るアクセスＡＣが待ち時間なしで行なわれ、メモリバン
クＢに対してはリフレツシユＲが終了するまでアクセス
ＡＣが待たされることになる。この結果参照番号（２）
及び（３）において最終のアクセスＡＣの終了時は参照
番号（１）のメモリバンクＡのアクセスＡＣの終了時と
なる。したがつて従来技術の一例である装置の動作を示
した参照番号（１）のアクセスＡＣの終了時、すなわち
メモリバンクＢのアクセス終了時は、本発明の一実施例
の動作である参照番号（２）及び（３）の最終アクセス
終了時より参照符号Ｄ分だけ遅延されることになる。
この分だけ処理が高速化される。
第１図は、本発明の一実施例の構成を示したプロツク図
、第２図は、本発明の一実施例のタイミングを示した図
、第３図は、従来技術の一例と、本発明の一例とのそれ
ぞれの動作を比較して示した図である。 １，２・・・・・・メモリバンク、３，４・・・・・・
リフレツシユカウントレジスタ、５・・・・・・リフレ
ツシユクロツク源、６・・・・・・イニシヤライズ信号
線、７・・・・・・クロツク信号線、８，９・・・・・
・リフレツシユ要求信号線、１０，１１・・・・・・カ
ウントレジスタのデータ入力端子、１２，１３・・・・
・・それぞれ独立したアクセス要求信号線。
、第２図は、本発明の一実施例のタイミングを示した図
、第３図は、従来技術の一例と、本発明の一例とのそれ
ぞれの動作を比較して示した図である。 １，２・・・・・・メモリバンク、３，４・・・・・・
リフレツシユカウントレジスタ、５・・・・・・リフレ
ツシユクロツク源、６・・・・・・イニシヤライズ信号
線、７・・・・・・クロツク信号線、８，９・・・・・
・リフレツシユ要求信号線、１０，１１・・・・・・カ
ウントレジスタのデータ入力端子、１２，１３・・・・
・・それぞれ独立したアクセス要求信号線。
Claims (1)
- 【特許請求の範囲】 １ それぞれが独立にアクセス可能な二以上の記憶手段
と、クロック発生手段と、 このクロック発生手段からのクロックを、計数する計数
手段と、この計数手段からの計数値に応じて前記記憶手
段のそれぞれに対応して発生させるリフレッシュ要求信
号を前記記憶手段のそれぞれに同時に供給させないよう
にしたリフレッシュ要求信号発生手段とを含むことを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52041763A JPS599117B2 (ja) | 1977-04-11 | 1977-04-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52041763A JPS599117B2 (ja) | 1977-04-11 | 1977-04-11 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53126229A JPS53126229A (en) | 1978-11-04 |
| JPS599117B2 true JPS599117B2 (ja) | 1984-02-29 |
Family
ID=12617432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52041763A Expired JPS599117B2 (ja) | 1977-04-11 | 1977-04-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS599117B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181494A (en) * | 1981-05-01 | 1982-11-08 | Fujitsu Ltd | Refreshing method for dynamic memory |
| JPS5897195A (ja) * | 1981-12-07 | 1983-06-09 | Fujitsu Ltd | ダイナミツク半導体記憶装置 |
| ATE71762T1 (de) * | 1985-07-12 | 1992-02-15 | Anamartic Ltd | Scheibenbereichsschaltungsintegrierter speicher. |
| JPS62256299A (ja) * | 1986-04-28 | 1987-11-07 | Nec Corp | 記憶装置 |
| JP2548206B2 (ja) * | 1987-07-07 | 1996-10-30 | 松下電子工業株式会社 | 半導体記憶装置 |
| JP2512999B2 (ja) * | 1988-08-24 | 1996-07-03 | 横河電機株式会社 | Ｄｒａｍ制御装置 |
-
1977
- 1977-04-11 JP JP52041763A patent/JPS599117B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53126229A (en) | 1978-11-04 |
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