JPS5968069A - アクセス優先制御方式 - Google Patents
アクセス優先制御方式Info
- Publication number
- JPS5968069A JPS5968069A JP57178877A JP17887782A JPS5968069A JP S5968069 A JPS5968069 A JP S5968069A JP 57178877 A JP57178877 A JP 57178877A JP 17887782 A JP17887782 A JP 17887782A JP S5968069 A JPS5968069 A JP S5968069A
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- JP
- Japan
- Prior art keywords
- access
- output
- latch
- continuous
- signals
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は情報処理用記憶装置で複数のアクセス源からの
アクセス要求信号が同一時間に発生した場合の記憶装置
側におけるアクセス優先順位の制御方式に関するもので
ある。
アクセス要求信号が同一時間に発生した場合の記憶装置
側におけるアクセス優先順位の制御方式に関するもので
ある。
（２）従来技術と問題点
従来、情報処理用記憶装置に対し、複数個のアクセス源
を有し、それらの各々の記憶装置へのアクセス要求信号
が同一時間に発生し友場合、配憶装置側でどのアクセス
源からのアクセス要求を受付けるかを決定するため通常
アクセス源に対し割込みを含む優先順位をもっている。
を有し、それらの各々の記憶装置へのアクセス要求信号
が同一時間に発生し友場合、配憶装置側でどのアクセス
源からのアクセス要求を受付けるかを決定するため通常
アクセス源に対し割込みを含む優先順位をもっている。
しかし、たとえばＤＭＡ（直接転送制御）が適用される
装置では、ＣＰＵで指定されたバイト数を転送する場合
には低い優先順位でも連続転送されることがｍましい。
装置では、ＣＰＵで指定されたバイト数を転送する場合
には低い優先順位でも連続転送されることがｍましい。
しかし、記憶装置としてダイナミックメモリ素子を使用
すると、リフレッシュが必要であるため、（２） これは高い優先順位が与えられるが、このアクセス要求
が、前記の他の連続転送によシ長い時間占有されてしま
うことは記憶装置の自答が失われる場合がある。このよ
うに、低い優先順位でも連続して受付ける場合には受付
け、継続時間が長い場合には時間制限をしたいが、現在
はこれに対処できるようになっていない。
すると、リフレッシュが必要であるため、（２） これは高い優先順位が与えられるが、このアクセス要求
が、前記の他の連続転送によシ長い時間占有されてしま
うことは記憶装置の自答が失われる場合がある。このよ
うに、低い優先順位でも連続して受付ける場合には受付
け、継続時間が長い場合には時間制限をしたいが、現在
はこれに対処できるようになっていない。
（３）発明の目的
本発明の目的は一度アクセスを受付けたアクセス源に対
し低い優先順位でも連続して受付ける場合には受付け、
継続時間が長い場合には時間制限ができるようにしたア
クセス優先制御方式を提供することである。
し低い優先順位でも連続して受付ける場合には受付け、
継続時間が長い場合には時間制限ができるようにしたア
クセス優先制御方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のアクセス優先制御方
式は複数のアクセス源を有する情報処理用記憶装置にお
いて、各アクセス源に対応したアクセス要求ラッチと、
該アクセス要求ラッチの出゛力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持する（３） アクセス受付ラッテとから成るアクセス優先順位制御回
路を有し、アクセス要求検査時間にアクセス要求ラッテ
とアクセス受付ラッテとの出力が何れも発生している場
合連続アクセス信号を出力するゲートと、該出力によシ
前記アクセス権選択回路の出力を無効にし前回のアクセ
ス受付ラッチの出力を継続保持する手段とを具えたこと
を特徴とするものである。
式は複数のアクセス源を有する情報処理用記憶装置にお
いて、各アクセス源に対応したアクセス要求ラッチと、
該アクセス要求ラッチの出゛力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持する（３） アクセス受付ラッテとから成るアクセス優先順位制御回
路を有し、アクセス要求検査時間にアクセス要求ラッテ
とアクセス受付ラッテとの出力が何れも発生している場
合連続アクセス信号を出力するゲートと、該出力によシ
前記アクセス権選択回路の出力を無効にし前回のアクセ
ス受付ラッチの出力を継続保持する手段とを具えたこと
を特徴とするものである。
（５）発明の実施例
第１図は本発明の実施例の構成説明図である。
同図は情報処理用記憶装置の前に設けられたアクセス優
先順位制御回路である。すなわち、複数のアクセス源か
らのアクセス要求信号２０α、 ２０６．・・・。
先順位制御回路である。すなわち、複数のアクセス源か
らのアクセス要求信号２０α、 ２０６．・・・。
２０％をラッテクロック（Ｔ１）でセットされるアクセ
ス要求ラッチ回路１０の１０ａ、 １０ｂ、・・・、１
０ｎにそれぞれラッテし、アクセス要求ラッチ出力信号
２２８゜２２６、２２ｎをアクセス選択回路１１に入れ
、何れかのアクセス源を選択する。選択されたアクセス
権選択出力信号２５α、２５ｂ、・・・、２３ｎを、ラ
ッテクロック（Ｔｚ）２６でＡＮＤゲート１５を介して
セットされ（４） るアクセス受付ラッテ回路１２の１２α、 １２ｂ、
１２？ｌに送ｐそれぞれラッテし、アクセス受付信号２
１α、２１ｂ。
ス要求ラッチ回路１０の１０ａ、 １０ｂ、・・・、１
０ｎにそれぞれラッテし、アクセス要求ラッチ出力信号
２２８゜２２６、２２ｎをアクセス選択回路１１に入れ
、何れかのアクセス源を選択する。選択されたアクセス
権選択出力信号２５α、２５ｂ、・・・、２３ｎを、ラ
ッテクロック（Ｔｚ）２６でＡＮＤゲート１５を介して
セットされ（４） るアクセス受付ラッテ回路１２の１２α、 １２ｂ、
１２？ｌに送ｐそれぞれラッテし、アクセス受付信号２
１α、２１ｂ。
２ｉｎを出力する。
以上の回路に対し、連続アクセス検葺ゲート１３を接続
する。すなわち、アクセス要求ラッテ回路１０からのア
クセス要求ラッテ出力信号２２α、 ２２６゜２２？Ｌ
と、アクセス受付ラッチ回路１２からのアクセス受付ラ
ッテ出力信号２１α、 ２１ｂ、 ２１％とを、連続ア
クセス検査ゲート１３の１５ａ、 １３ｂ、 １５ｎに
入れてａｊｌ！Ｉｌ積をとる。
する。すなわち、アクセス要求ラッテ回路１０からのア
クセス要求ラッテ出力信号２２α、 ２２６゜２２？Ｌ
と、アクセス受付ラッチ回路１２からのアクセス受付ラ
ッテ出力信号２１α、 ２１ｂ、 ２１％とを、連続ア
クセス検査ゲート１３の１５ａ、 １３ｂ、 １５ｎに
入れてａｊｌ！Ｉｌ積をとる。
その出力をＮＯＲゲート１４を通し連続アクセス信号２
４を出力する。そして、前回と今回のラッチ出力が共に
１″で連続する場合には、ＡＮＤゲート１５を介しアク
セス受付ラッテ１２に与えるラッテクロックを′０″と
し、アクセス権選択回路１１の出力を無効にし、前回の
アクセス受付ラッテ１２の出力を継続保持する。
４を出力する。そして、前回と今回のラッチ出力が共に
１″で連続する場合には、ＡＮＤゲート１５を介しアク
セス受付ラッテ１２に与えるラッテクロックを′０″と
し、アクセス権選択回路１１の出力を無効にし、前回の
アクセス受付ラッテ１２の出力を継続保持する。
さらに、この連続アクセス信号２４の継続時間が余シ長
くなるのを制限するため、連続アクセス信号２４とラッ
チクロック（Ｔ黛）２６をＡＮＤゲート１６（５） を介して連続アクセスカウンタ１日に送シ、所定継続時
間をカウントする。カウント終了時点で連続アクセス無
効信号２７を出力し、ラッテクロック（Ｔｚ ） ２６
に同期し、 ＡＮＤゲート１７を介してアクセス受付ラ
ッテ１２にラッテクロック″１”を与えも第２図（α）
〜■は第１図の実施例における通常動作時のタイムチャ
ートである。
くなるのを制限するため、連続アクセス信号２４とラッ
チクロック（Ｔ黛）２６をＡＮＤゲート１６（５） を介して連続アクセスカウンタ１日に送シ、所定継続時
間をカウントする。カウント終了時点で連続アクセス無
効信号２７を出力し、ラッテクロック（Ｔｚ ） ２６
に同期し、 ＡＮＤゲート１７を介してアクセス受付ラ
ッテ１２にラッテクロック″１”を与えも第２図（α）
〜■は第１図の実施例における通常動作時のタイムチャ
ートである。
同図（α）はラッチクロック（ＴＩ）２５． （Ｔｚ）
２６が交互に発生する。同図（６）はアクセス要求信
号２０α、２０６゜２０ｎ１ 同図（ｄ）はアクセス要
求ラッテ出力信号２２ａ。
２６が交互に発生する。同図（６）はアクセス要求信
号２０α、２０６゜２０ｎ１ 同図（ｄ）はアクセス要
求ラッテ出力信号２２ａ。
２２６、２２７Ｌ、同図（力はアクセス権選択出力信号
２３α。
２３α。
２５ｂ、 ２５ｎ、同図（ｇ）はアクセス受付信号２１
４．２１ｂ。
４．２１ｂ。
２１ｎ１同図のは連続アクセス信号２４のタイミングを
示したものである。すなわち、アクセス要求信号２０ｂ
、 ２Ｏｎが最初のＴ、でラッテされ、アクセス権選択
回路１１でアクセス権選択出力信号２３６が選択され、
これが最初のＴＩでラッチされてアクセス受付信号２１
ｂが出力される。このアクセス受付信号２１Ｍは同図ω
の連続アクセス信号２４に示すように、次のサイクルに
連続されることなく次のサイ（６） クルではアクセス権選択出力信号２３ｎが選択され、次
のＴａでラッテされてアクセス受付信号２１ｎが出力さ
れる。
示したものである。すなわち、アクセス要求信号２０ｂ
、 ２Ｏｎが最初のＴ、でラッテされ、アクセス権選択
回路１１でアクセス権選択出力信号２３６が選択され、
これが最初のＴＩでラッチされてアクセス受付信号２１
ｂが出力される。このアクセス受付信号２１Ｍは同図ω
の連続アクセス信号２４に示すように、次のサイクルに
連続されることなく次のサイ（６） クルではアクセス権選択出力信号２３ｎが選択され、次
のＴａでラッテされてアクセス受付信号２１ｎが出力さ
れる。
第３図（σ）〜（力は第１図の実施例における連続アク
セス時のタイムチャートである。
セス時のタイムチャートである。
同図（α）のラッテクロック（Ｔｌ） ２５ ｔ （Ｔ
ａ ） ２６に対し、同図（ｂ）のアクセス要求ラッテ
出力・は−号２２ｂは最初のｒｌで、また２２（Ｘは第
２−！＃目のＴＩで各々ラッテされ連続アクセスされる
ものとする。そして最初のＴａでラッチされてアクセス
受付信号２１６が選択される。これは同図（めの連続ア
クセス１ｇ号２４に示すように、次のＴＩを無効として
前回のＴａのアクセス受付１ｇ号２１ｂが継続出力され
る。そして第３番目のＴａで同図（Ｃ）に示すアクセス
受付信号２１ａが出力される。
ａ ） ２６に対し、同図（ｂ）のアクセス要求ラッテ
出力・は−号２２ｂは最初のｒｌで、また２２（Ｘは第
２−！＃目のＴＩで各々ラッテされ連続アクセスされる
ものとする。そして最初のＴａでラッチされてアクセス
受付信号２１６が選択される。これは同図（めの連続ア
クセス１ｇ号２４に示すように、次のＴＩを無効として
前回のＴａのアクセス受付１ｇ号２１ｂが継続出力され
る。そして第３番目のＴａで同図（Ｃ）に示すアクセス
受付信号２１ａが出力される。
（６）発明の詳細
な説明したよりに、本発明によれば、一度アクセスを受
けたアクセス源に対し、次回も引続きアクセスがある場
合、優先順位の高いアクセス源からの要求があってもこ
れを無視し、尚該アクセ（７） ス源からの要求を受付けるようにしたものであシ、また
この連続アクセスの継続時間が長い場合にはその時間制
限を行なうものである。これによシ、アクセス優先順位
の変更を行なうことな（、Ｉ）ＭＡのような連続アクセ
スブロック転送を有効に行なうとともに、ダイナミック
メモリ素子の場合のリフレッシュにも支障を与えないよ
うにすることができる。
けたアクセス源に対し、次回も引続きアクセスがある場
合、優先順位の高いアクセス源からの要求があってもこ
れを無視し、尚該アクセ（７） ス源からの要求を受付けるようにしたものであシ、また
この連続アクセスの継続時間が長い場合にはその時間制
限を行なうものである。これによシ、アクセス優先順位
の変更を行なうことな（、Ｉ）ＭＡのような連続アクセ
スブロック転送を有効に行なうとともに、ダイナミック
メモリ素子の場合のリフレッシュにも支障を与えないよ
うにすることができる。
第１図は本発明の実施例の構成説明図、第２図。
第６図は実施例の動作のタイムチャートでお多、図中、
１ｏはアクセス要求ラッチ、１１はアクセス４ｉｉｉｉ
選択回路、１２はアクセス受付ラッチ、１３は連続アク
セス検査ゲート、１４はＮＯＲゲー）、１５．１６゜１
７はＡＮＤゲート、１８は連続アクセスカウンタ回路、
２０はアクセス要求信号、２１はアクセス受付信号、２
２はアクセス要求ラッチ出力信号、２３はアクセス権選
択出力信号、２４は連続アクセス信号、２５、２６はラ
ッテクロック、２７は連続アクセス無効信号を示す。 （８）
１ｏはアクセス要求ラッチ、１１はアクセス４ｉｉｉｉ
選択回路、１２はアクセス受付ラッチ、１３は連続アク
セス検査ゲート、１４はＮＯＲゲー）、１５．１６゜１
７はＡＮＤゲート、１８は連続アクセスカウンタ回路、
２０はアクセス要求信号、２１はアクセス受付信号、２
２はアクセス要求ラッチ出力信号、２３はアクセス権選
択出力信号、２４は連続アクセス信号、２５、２６はラ
ッテクロック、２７は連続アクセス無効信号を示す。 （８）
Claims (2)
- （１）複数のアクセス源を有する情報処理用記憶装置に
おいて、各アクセス源に対応したアクセス要求ラッチと
、該アクセス要求ラッチの出力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持するアクセス受付ラッチとから成るアクセス
優先順位制御回路をＭし、アクセス要求検査時間にアク
セス要求ラッチとアクセス受付ラッチとの出力が何れも
発生している場合連続アクセス信号を出力するゲートと
、該出力によシ前記アクセス権選択回路の出力を無効に
し前回のアクセス受付ラッテの出力を継続保持する手段
とを具えたことを特徴とするアクセス優先制御方式。 - （２）前記連続アクセス信号の継続期間をカウントし、
一定期間に達した時連続アクセス無効信号を出力する連
続アクセスカウンタ回路を設は九こと（１） を特徴とする特許請求の範囲第（１）項記載のアクセス
優先制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178877A JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178877A JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968069A true JPS5968069A (ja) | 1984-04-17 |
Family
ID=16056254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178877A Pending JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968069A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2588679A1 (fr) * | 1985-10-11 | 1987-04-17 | Sun Microsystems Inc | Dispositif d'arbitrage et procede pour autoriser l'acces a une ressource de traitement de donnees, utilisant un tel dispositif |
| JPH05128046A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | データ書込み装置 |
| US6606701B1 (en) | 1998-11-30 | 2003-08-12 | Nec Electronics Corporation | Micro-processor |
| US7664922B2 (en) | 2005-05-12 | 2010-02-16 | Sony Computer Entertainment Inc. | Data transfer arbitration apparatus and data transfer arbitration method |
-
1982
- 1982-10-12 JP JP57178877A patent/JPS5968069A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2588679A1 (fr) * | 1985-10-11 | 1987-04-17 | Sun Microsystems Inc | Dispositif d'arbitrage et procede pour autoriser l'acces a une ressource de traitement de donnees, utilisant un tel dispositif |
| JPH05128046A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | データ書込み装置 |
| US6606701B1 (en) | 1998-11-30 | 2003-08-12 | Nec Electronics Corporation | Micro-processor |
| US7664922B2 (en) | 2005-05-12 | 2010-02-16 | Sony Computer Entertainment Inc. | Data transfer arbitration apparatus and data transfer arbitration method |
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