JPS5968069A - アクセス優先制御方式 - Google Patents
アクセス優先制御方式Info
- Publication number
- JPS5968069A JPS5968069A JP57178877A JP17887782A JPS5968069A JP S5968069 A JPS5968069 A JP S5968069A JP 57178877 A JP57178877 A JP 57178877A JP 17887782 A JP17887782 A JP 17887782A JP S5968069 A JPS5968069 A JP S5968069A
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- JP
- Japan
- Prior art keywords
- access
- output
- latch
- continuous
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は情報処理用記憶装置で複数のアクセス源からの
アクセス要求信号が同一時間に発生した場合の記憶装置
側におけるアクセス優先順位の制御方式に関するもので
ある。
アクセス要求信号が同一時間に発生した場合の記憶装置
側におけるアクセス優先順位の制御方式に関するもので
ある。
(2)従来技術と問題点
従来、情報処理用記憶装置に対し、複数個のアクセス源
を有し、それらの各々の記憶装置へのアクセス要求信号
が同一時間に発生し友場合、配憶装置側でどのアクセス
源からのアクセス要求を受付けるかを決定するため通常
アクセス源に対し割込みを含む優先順位をもっている。
を有し、それらの各々の記憶装置へのアクセス要求信号
が同一時間に発生し友場合、配憶装置側でどのアクセス
源からのアクセス要求を受付けるかを決定するため通常
アクセス源に対し割込みを含む優先順位をもっている。
しかし、たとえばDMA(直接転送制御)が適用される
装置では、CPUで指定されたバイト数を転送する場合
には低い優先順位でも連続転送されることがmましい。
装置では、CPUで指定されたバイト数を転送する場合
には低い優先順位でも連続転送されることがmましい。
しかし、記憶装置としてダイナミックメモリ素子を使用
すると、リフレッシュが必要であるため、(2) これは高い優先順位が与えられるが、このアクセス要求
が、前記の他の連続転送によシ長い時間占有されてしま
うことは記憶装置の自答が失われる場合がある。このよ
うに、低い優先順位でも連続して受付ける場合には受付
け、継続時間が長い場合には時間制限をしたいが、現在
はこれに対処できるようになっていない。
すると、リフレッシュが必要であるため、(2) これは高い優先順位が与えられるが、このアクセス要求
が、前記の他の連続転送によシ長い時間占有されてしま
うことは記憶装置の自答が失われる場合がある。このよ
うに、低い優先順位でも連続して受付ける場合には受付
け、継続時間が長い場合には時間制限をしたいが、現在
はこれに対処できるようになっていない。
(3)発明の目的
本発明の目的は一度アクセスを受付けたアクセス源に対
し低い優先順位でも連続して受付ける場合には受付け、
継続時間が長い場合には時間制限ができるようにしたア
クセス優先制御方式を提供することである。
し低い優先順位でも連続して受付ける場合には受付け、
継続時間が長い場合には時間制限ができるようにしたア
クセス優先制御方式を提供することである。
(4)発明の構成
前記目的を達成するため、本発明のアクセス優先制御方
式は複数のアクセス源を有する情報処理用記憶装置にお
いて、各アクセス源に対応したアクセス要求ラッチと、
該アクセス要求ラッチの出゛力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持する(3) アクセス受付ラッテとから成るアクセス優先順位制御回
路を有し、アクセス要求検査時間にアクセス要求ラッテ
とアクセス受付ラッテとの出力が何れも発生している場
合連続アクセス信号を出力するゲートと、該出力によシ
前記アクセス権選択回路の出力を無効にし前回のアクセ
ス受付ラッチの出力を継続保持する手段とを具えたこと
を特徴とするものである。
式は複数のアクセス源を有する情報処理用記憶装置にお
いて、各アクセス源に対応したアクセス要求ラッチと、
該アクセス要求ラッチの出゛力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持する(3) アクセス受付ラッテとから成るアクセス優先順位制御回
路を有し、アクセス要求検査時間にアクセス要求ラッテ
とアクセス受付ラッテとの出力が何れも発生している場
合連続アクセス信号を出力するゲートと、該出力によシ
前記アクセス権選択回路の出力を無効にし前回のアクセ
ス受付ラッチの出力を継続保持する手段とを具えたこと
を特徴とするものである。
(5)発明の実施例
第1図は本発明の実施例の構成説明図である。
同図は情報処理用記憶装置の前に設けられたアクセス優
先順位制御回路である。すなわち、複数のアクセス源か
らのアクセス要求信号20α、 206.・・・。
先順位制御回路である。すなわち、複数のアクセス源か
らのアクセス要求信号20α、 206.・・・。
20%をラッテクロック(T1)でセットされるアクセ
ス要求ラッチ回路10の10a、 10b、・・・、1
0nにそれぞれラッテし、アクセス要求ラッチ出力信号
228゜226、22nをアクセス選択回路11に入れ
、何れかのアクセス源を選択する。選択されたアクセス
権選択出力信号25α、25b、・・・、23nを、ラ
ッテクロック(Tz)26でANDゲート15を介して
セットされ(4) るアクセス受付ラッテ回路12の12α、 12b、
12?lに送pそれぞれラッテし、アクセス受付信号2
1α、21b。
ス要求ラッチ回路10の10a、 10b、・・・、1
0nにそれぞれラッテし、アクセス要求ラッチ出力信号
228゜226、22nをアクセス選択回路11に入れ
、何れかのアクセス源を選択する。選択されたアクセス
権選択出力信号25α、25b、・・・、23nを、ラ
ッテクロック(Tz)26でANDゲート15を介して
セットされ(4) るアクセス受付ラッテ回路12の12α、 12b、
12?lに送pそれぞれラッテし、アクセス受付信号2
1α、21b。
2inを出力する。
以上の回路に対し、連続アクセス検葺ゲート13を接続
する。すなわち、アクセス要求ラッテ回路10からのア
クセス要求ラッテ出力信号22α、 226゜22?L
と、アクセス受付ラッチ回路12からのアクセス受付ラ
ッテ出力信号21α、 21b、 21%とを、連続ア
クセス検査ゲート13の15a、 13b、 15nに
入れてajl!Il積をとる。
する。すなわち、アクセス要求ラッテ回路10からのア
クセス要求ラッテ出力信号22α、 226゜22?L
と、アクセス受付ラッチ回路12からのアクセス受付ラ
ッテ出力信号21α、 21b、 21%とを、連続ア
クセス検査ゲート13の15a、 13b、 15nに
入れてajl!Il積をとる。
その出力をNORゲート14を通し連続アクセス信号2
4を出力する。そして、前回と今回のラッチ出力が共に
1″で連続する場合には、ANDゲート15を介しアク
セス受付ラッテ12に与えるラッテクロックを′0″と
し、アクセス権選択回路11の出力を無効にし、前回の
アクセス受付ラッテ12の出力を継続保持する。
4を出力する。そして、前回と今回のラッチ出力が共に
1″で連続する場合には、ANDゲート15を介しアク
セス受付ラッテ12に与えるラッテクロックを′0″と
し、アクセス権選択回路11の出力を無効にし、前回の
アクセス受付ラッテ12の出力を継続保持する。
さらに、この連続アクセス信号24の継続時間が余シ長
くなるのを制限するため、連続アクセス信号24とラッ
チクロック(T黛)26をANDゲート16(5) を介して連続アクセスカウンタ1日に送シ、所定継続時
間をカウントする。カウント終了時点で連続アクセス無
効信号27を出力し、ラッテクロック(Tz ) 26
に同期し、 ANDゲート17を介してアクセス受付ラ
ッテ12にラッテクロック″1”を与えも第2図(α)
〜■は第1図の実施例における通常動作時のタイムチャ
ートである。
くなるのを制限するため、連続アクセス信号24とラッ
チクロック(T黛)26をANDゲート16(5) を介して連続アクセスカウンタ1日に送シ、所定継続時
間をカウントする。カウント終了時点で連続アクセス無
効信号27を出力し、ラッテクロック(Tz ) 26
に同期し、 ANDゲート17を介してアクセス受付ラ
ッテ12にラッテクロック″1”を与えも第2図(α)
〜■は第1図の実施例における通常動作時のタイムチャ
ートである。
同図(α)はラッチクロック(TI)25. (Tz)
26が交互に発生する。同図(6)はアクセス要求信
号20α、206゜20n1 同図(d)はアクセス要
求ラッテ出力信号22a。
26が交互に発生する。同図(6)はアクセス要求信
号20α、206゜20n1 同図(d)はアクセス要
求ラッテ出力信号22a。
226、227L、同図(力はアクセス権選択出力信号
23α。
23α。
25b、 25n、同図(g)はアクセス受付信号21
4.21b。
4.21b。
21n1同図のは連続アクセス信号24のタイミングを
示したものである。すなわち、アクセス要求信号20b
、 2Onが最初のT、でラッテされ、アクセス権選択
回路11でアクセス権選択出力信号236が選択され、
これが最初のTIでラッチされてアクセス受付信号21
bが出力される。このアクセス受付信号21Mは同図ω
の連続アクセス信号24に示すように、次のサイクルに
連続されることなく次のサイ(6) クルではアクセス権選択出力信号23nが選択され、次
のTaでラッテされてアクセス受付信号21nが出力さ
れる。
示したものである。すなわち、アクセス要求信号20b
、 2Onが最初のT、でラッテされ、アクセス権選択
回路11でアクセス権選択出力信号236が選択され、
これが最初のTIでラッチされてアクセス受付信号21
bが出力される。このアクセス受付信号21Mは同図ω
の連続アクセス信号24に示すように、次のサイクルに
連続されることなく次のサイ(6) クルではアクセス権選択出力信号23nが選択され、次
のTaでラッテされてアクセス受付信号21nが出力さ
れる。
第3図(σ)〜(力は第1図の実施例における連続アク
セス時のタイムチャートである。
セス時のタイムチャートである。
同図(α)のラッテクロック(Tl) 25 t (T
a ) 26に対し、同図(b)のアクセス要求ラッテ
出力・は−号22bは最初のrlで、また22(Xは第
2−!#目のTIで各々ラッテされ連続アクセスされる
ものとする。そして最初のTaでラッチされてアクセス
受付信号216が選択される。これは同図(めの連続ア
クセス1g号24に示すように、次のTIを無効として
前回のTaのアクセス受付1g号21bが継続出力され
る。そして第3番目のTaで同図(C)に示すアクセス
受付信号21aが出力される。
a ) 26に対し、同図(b)のアクセス要求ラッテ
出力・は−号22bは最初のrlで、また22(Xは第
2−!#目のTIで各々ラッテされ連続アクセスされる
ものとする。そして最初のTaでラッチされてアクセス
受付信号216が選択される。これは同図(めの連続ア
クセス1g号24に示すように、次のTIを無効として
前回のTaのアクセス受付1g号21bが継続出力され
る。そして第3番目のTaで同図(C)に示すアクセス
受付信号21aが出力される。
(6)発明の詳細
な説明したよりに、本発明によれば、一度アクセスを受
けたアクセス源に対し、次回も引続きアクセスがある場
合、優先順位の高いアクセス源からの要求があってもこ
れを無視し、尚該アクセ(7) ス源からの要求を受付けるようにしたものであシ、また
この連続アクセスの継続時間が長い場合にはその時間制
限を行なうものである。これによシ、アクセス優先順位
の変更を行なうことな(、I)MAのような連続アクセ
スブロック転送を有効に行なうとともに、ダイナミック
メモリ素子の場合のリフレッシュにも支障を与えないよ
うにすることができる。
けたアクセス源に対し、次回も引続きアクセスがある場
合、優先順位の高いアクセス源からの要求があってもこ
れを無視し、尚該アクセ(7) ス源からの要求を受付けるようにしたものであシ、また
この連続アクセスの継続時間が長い場合にはその時間制
限を行なうものである。これによシ、アクセス優先順位
の変更を行なうことな(、I)MAのような連続アクセ
スブロック転送を有効に行なうとともに、ダイナミック
メモリ素子の場合のリフレッシュにも支障を与えないよ
うにすることができる。
第1図は本発明の実施例の構成説明図、第2図。
第6図は実施例の動作のタイムチャートでお多、図中、
1oはアクセス要求ラッチ、11はアクセス4iiii
選択回路、12はアクセス受付ラッチ、13は連続アク
セス検査ゲート、14はNORゲー)、15.16゜1
7はANDゲート、18は連続アクセスカウンタ回路、
20はアクセス要求信号、21はアクセス受付信号、2
2はアクセス要求ラッチ出力信号、23はアクセス権選
択出力信号、24は連続アクセス信号、25、26はラ
ッテクロック、27は連続アクセス無効信号を示す。 (8)
1oはアクセス要求ラッチ、11はアクセス4iiii
選択回路、12はアクセス受付ラッチ、13は連続アク
セス検査ゲート、14はNORゲー)、15.16゜1
7はANDゲート、18は連続アクセスカウンタ回路、
20はアクセス要求信号、21はアクセス受付信号、2
2はアクセス要求ラッチ出力信号、23はアクセス権選
択出力信号、24は連続アクセス信号、25、26はラ
ッテクロック、27は連続アクセス無効信号を示す。 (8)
Claims (2)
- (1)複数のアクセス源を有する情報処理用記憶装置に
おいて、各アクセス源に対応したアクセス要求ラッチと
、該アクセス要求ラッチの出力によっていずれのアクセ
ス源を選択するかを決定するアクセス権選択回路と、該
出力を保持するアクセス受付ラッチとから成るアクセス
優先順位制御回路をMし、アクセス要求検査時間にアク
セス要求ラッチとアクセス受付ラッチとの出力が何れも
発生している場合連続アクセス信号を出力するゲートと
、該出力によシ前記アクセス権選択回路の出力を無効に
し前回のアクセス受付ラッテの出力を継続保持する手段
とを具えたことを特徴とするアクセス優先制御方式。 - (2)前記連続アクセス信号の継続期間をカウントし、
一定期間に達した時連続アクセス無効信号を出力する連
続アクセスカウンタ回路を設は九こと(1) を特徴とする特許請求の範囲第(1)項記載のアクセス
優先制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57178877A JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57178877A JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5968069A true JPS5968069A (ja) | 1984-04-17 |
Family
ID=16056254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57178877A Pending JPS5968069A (ja) | 1982-10-12 | 1982-10-12 | アクセス優先制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5968069A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2588679A1 (fr) * | 1985-10-11 | 1987-04-17 | Sun Microsystems Inc | Dispositif d'arbitrage et procede pour autoriser l'acces a une ressource de traitement de donnees, utilisant un tel dispositif |
JPH05128046A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | データ書込み装置 |
US6606701B1 (en) | 1998-11-30 | 2003-08-12 | Nec Electronics Corporation | Micro-processor |
US7664922B2 (en) | 2005-05-12 | 2010-02-16 | Sony Computer Entertainment Inc. | Data transfer arbitration apparatus and data transfer arbitration method |
-
1982
- 1982-10-12 JP JP57178877A patent/JPS5968069A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2588679A1 (fr) * | 1985-10-11 | 1987-04-17 | Sun Microsystems Inc | Dispositif d'arbitrage et procede pour autoriser l'acces a une ressource de traitement de donnees, utilisant un tel dispositif |
JPH05128046A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | データ書込み装置 |
US6606701B1 (en) | 1998-11-30 | 2003-08-12 | Nec Electronics Corporation | Micro-processor |
US7664922B2 (en) | 2005-05-12 | 2010-02-16 | Sony Computer Entertainment Inc. | Data transfer arbitration apparatus and data transfer arbitration method |
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