JPH039461A

JPH039461A - 複数のｍｐｕによる共通メモリのアクセス方式

Info

Publication number: JPH039461A
Application number: JP14444189A
Authority: JP
Inventors: Yoshitaka Yamauchi; 芳隆山内
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1989-06-07
Filing date: 1989-06-07
Publication date: 1991-01-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、複数のＭＰＵによる共通メモリのアクセス
方式に関するものである。

［従来の技術］第３図（ａ）は、複数（図の場合は３組）の測定装置１
　（Ａ、　Ｂ、　Ｃ）に対してそれぞれＭＰＵ２（Ａ、
Ｂ、Ｃ）　と、メモリ３　（Ａ、Ｂ、Ｃ）を有する複数
のコンピュータシステムを示す。各測定装置Ａ、Ｂ、Ｃ
の測定データはそれぞれのＭＰＵにより処理されてそれ
ぞれのメモリに記録される。

いま、各測定装置が互いに関連した測定を行うときは、
それぞれの測定データを１個のメモリ、例えばメモリＡ
に集約して記録することが必要な場合がある。このよう
な場合には、メモリＡを共通メモリ（Ａ′）とし、図示
点線のように各メモリに対するメモリバス４ａ、４ｂ　
４ｃを接続して共通バス４′とし、共通メモリＡ′をア
ドレス指定して共通使用することができる筈である。し
かしながら、各ＭＰＵは、それぞれ独立のクロックによ
り動作し、それぞれの書き込み／読み出しくＲ／Ｗ）の
制御もまた独立であるので共通メモリＡ′に対して各Ｍ
ＰＵのアクセスが同時に行われた場合は、互いに衝突し
て混乱し、目的が果たされない。

ここで、ＭＰＵ２によるメモリ３に対するデータのＲ／
Ｗについて説明する。第３図（ｂ）は、上記の説明のた
めのコンピュータシステムの要部を抜粋したブロック図
を示す。ＭＰＵ２よりアドレスが何効であることを指示
するストローブ（ＳＴＲＢ）信号とアドレス（ＡＤＨ）
信号がデコーダ５に与えられ、アドレス信号がメモリ３
のアドレスに該当するときは、デコーダ５よりイネーブ
ル（”ＥＮＡＢＬＥ）信号が出力されてＩ／Ｏ制御回路
６に入力する。これによりＩ／Ｏ制御回路６がアドレス
バス（ＡＤ、ＢＵＳ）、データバス（ＤＡＴ、ＢＵＳ）
およびメモリバス４を捕捉して、メモリ３の指定された
アドレスに対するデータのＲ／Ｗが行われる。この場合
、図示しないコントロールバスを通してＭＰＵ２よりＲ
／Ｗ制御信号がＩ／Ｏ制御回路６とメモリ３に与えられ
る。

［解決しようとする課題］以上に対して、前記の第２図（ａ）における各ＭＰＵが
共通メモリＡ′に対してアクセスするためには、図（ｂ
）の各デコーダ５に出力するイネーブル信号が、互いに
衝突しないように適当な時間間隔づつずらす、すなわち
時分割により行うことが必要である。

この発明は、以北に鑑みてなされたもので、複数のＭＰ
Ｕに対するＭＰＵセレクト信号を適当な間隔で時分割す
ることによって、複数のＭＰＵが共通メモリに対してア
クセスする方式を提供することを目的とするものである
。

［課題を解決するための手段］この発明は、それぞれにＩ／Ｏ制御回路を有する複数の
ＭＰＵが、共通メモリとこれに対する共通バスを共有す
るコンピュータシステムにおける、共通メモリのアクセ
ス方式である。クロックパルスを供給するクロック発生
器と、このクロックパルスを入力して各ＭＰＵに対応し
て一定時間づつ遅延して循環するＭＰＵセレクト信号を
出力するシフトレジスタと、各ＭＰＵのそれぞれに対し
て、ＭＰＵセレクト信号と各ＭＰＵの出力するストロー
ブ信号とをＡＮＤ合成してイネーブル信号を出力するＡ
ＮＤゲート回路とを具備する。各ＡＮＤゲートより出力
されるイネーブル信号を各ＭＰＵのＩ／Ｏ制御回路に順
次に与え、イネーブル信号が与えられたＩ／Ｏ制御装置
により共通メモリに対するデータのＲ／Ｗを行うもので
ある。

上記のシフトレジスタは、各イネーブル信号に対するＯ
Ｒゲートを設け、各イネーブル信号のいずれかがＯＮの
ときＯＲゲートの出力信号により、シフトレジスタに対
するクロックパルスの入力を停止する。各イネーブル信
号がすべてＯＦＦのときクロックパルスが人力してシフ
ト動作が行われるものである。

［作用コ上記のアクセス方式の作用を第１図を併用して説明する
。シフトレジスタに入力したクロックパルスによりデー
タパルスｐがシフトし、これを並列端子（Ａ）、（Ｂ）
、（Ｃ）より取り出すときは、一定の時間Ｔｏづつ遅延
して循環する遅延信号ｐＡ、ｐＢ、ｐｃがＭＰＵセレク
ト信号として発生する。

各ＭＰＵのいずれかよりストローブ信号が出力されると
、これとＭＰＵセレクト信号のアンドがとられた時点に
イネーブル信号がＩ／Ｏ制御回路に与えられ、共通メモ
リに対するデータのＲ／Ｗアクセスが行われる。この場
合、各ＭＰＵセレクト信号（各遅延信号１）Ａ、ｐＢ、
Ｉ）Ｃ）は互いに一定時間Ｔｏづつずれているので、ス
トローブとＭＰＵセレクト信号のアンドがとれ、いずれ
かのイネーブル信号がＯＮとなったとき、シフトレジス
タに対するクロックパルスの入力が停止されてＭＰＵセ
レクト信号がその位置に停止し、この間にＲ／Ｗが行わ
れる。Ｒ／Ｗが終了するとＭＰＵよりのストローブ信号
がリセットしてイネーブル信号がＯＦＦに復旧する。す
べてのイネーブル信号がＯＦＦのときはクロックパルス
がシフトレジスタに入力してデータパルスｐがシフトし
て遅延信号ｐＡ、ｐＨ，ｐｃが循環し、各イネーブル信
号か発生する。このようにシフトレジスタの動作は、イ
ネーブル信号のＯＦＦを待って再開始されるので、各Ｍ
ＰＵのアクセス時間に長短があっても差し支えなく、イ
ネーブル信号の長さＴＡ、ＴＢ、ＴＣは一般には不同で
ある。

［実施例コ第２図はこの発明による共通メモリのアクセス方式の実
施例のブロック構成図を示す。図において、コンピュー
タシステムの数を３組とするが２組または４組以上とす
るも同様である。各システムは、第３図（ｂ）と同様に
ＭＰＵ２、デコーダ５、Ｉ／Ｏ制御回路６およびアドレ
スバス、データバスを有し、これにＡＮＤゲーＮＯとデ
イレ−回路■が図示の位置に付加され、各Ｉ／Ｏ制御回
路６には共通バス４′により共通メモリ３′が接続され
る。次に、クロック発生器７を設けてクロックパルスを
供給する。またクロックパルスをＡＮＤゲート８を経て
シフトレジスタ９に与え、その並列端子より各ＡＮＤゲ
ートＩＯに対してＭＰＵセレクト信号を送出する。一方
、各ＡＮＤゲート！０の出力側をＯＲゲート１２に接続
し、その出力側をＡＮＤゲート８の入力側に接続したも
のである。

上記の構成に対する動作を説明すると、クロック発生器
７より供給されるクロックパルスにより、シフトレジス
タ９の並列端子より前記したＭＰＵセレクト信号が各Ａ
ＮＤゲーＮＯに順次に与えられる。いま、いずれかのＭ
ＰＵ１例えばＭＰＵ２ａからのストローブ信号（ハイレ
ベル）がＡＮＤゲーＨＯａに入力すると、ＭＰＵセレク
ト信号の入力時点でＡＮＤがとられてイネーブル信号（
ハイレベル）がＩ／Ｏ制御回路６ａに送出されて各バス
が捕捉される。これと同時にイネーブル信号はデイレ−
回路１１ａにより短い時間遅延してアクノリッジ信号と
してＭ　Ｐ　Ｕ　２　ａに送出され、共通メモリ３′に
対するデータのＲ／Ｗがおこなわれる。また、イネーブ
ル信号はＯＲゲート１２に送出されて、その出力信号（
ハイレベル）によりＡＮＤゲート８が回路を閉じてシフ
トレジスタ９に対するクロックパルスの入力を停止し、
ＭＰＵセレクト信号がその位置に留まる。この場合、上
記と同時に他のＭＰＵ２ｂまたは２ｃからストローブ信
号が出力されても、それらに対するイネーブル信号は同
時出力されず、自己のＭＰＵセレクト信号の入力時点ま
で待機する。ＭＰＵ２ａによるＲ／Ｗが終了すると、ス
トローブ信号の停止によりイネーブル信号が、つづいて
ＯＲゲート１２の出力がローレベルとなって、ＡＮＤゲ
ート８よりクロックパルスがシフトレジスタ９に入力し
、シフト動作が行われてＭＰＵセレクト信号が循環する
ものである。

［発明の効果］以上の説明により明らかなように、この発明による複数
のＭＰＵによる共通メモリのアクセス方式においては、
シフトレジスタよりの一定時間遅延して循環するＭＰＵ
セレクト信号により、ＭＰＵのストローブ信号に対する
イネーブル信号が順次に作られて、各ＭＰＵが互いに衝
突することなく共通メモリにＲ／Ｗアクセスができるも
ので、複数の測定装置に対してそれぞれＭＰＵを有し、
測定データを共通メモリに集約する必要のあるシステム
の構成に寄与するところには大きいものがある。

【図面の簡単な説明】

第１図は、この発明による複数のＭＰＵによる共通メモ
リのアクセス方式の作用の説明図、第２図はこの発明に
よる複数のＭＰＵによる共通メモリのアクセス方式の実
施例におけるブロック構成図、第３図（ａ）および（ｂ
）は、複数のＭＰＵが共通メモリを使用する必要性と、
ＭＰＵのメモリに対するＲ／Ｗアクセスの説明図である
。１・・・測定装置、　　　　２・・・ＭＰＵ。３・・・メモリ、　　　　　　３′・・・共通メモリ、
４・・・バス、５・・・デコーダ、７・・・クロック発生器、９・・・シフトレジスタ、 ■・・・デイレ−回路、４′・・・共通バス、６・・・Ｉ／Ｏ制御回路、８・・・ＡＮＤゲート、／Ｏ・・・ＡＮＤゲート、１２・・・ＯＲゲート。

Claims

【特許請求の範囲】

（１）それぞれにＩ／Ｏ制御回路を有する複数のＭＰＵ
が、共通メモリと該共通メモリに対する共通バスを共有
するコンピュータシステムにおいて、クロックパルスを
供給するクロック発生器と、該クロックパルスを入力し
、上記各ＭＰＵに対応して一定時間づつ遅延して循環す
るＭＰＵセレクト信号を出力するシフトレジスタと、上
記各ＭＰＵのそれぞれに対して、該ＭＰＵセレクト信号
と上記各ＭＰＵの出力するストローブ信号とをＡＮＤ合
成してイネーブル信号を出力するＡＮＤゲートを具備し
、該各ＡＮＤゲートより出力されるイネーブル信号を上
記各ＭＰＵのＩ／Ｏ制御回路に順次に与え、該イネーブ
ル信号が与えられたＭＰＵにより上記共通メモリに対す
るデータの書き込み／読み出しを行うことを特徴とする
、複数のＭＰＵによる共通メモリのアクセス方式。
（２）上記各イネーブル信号に対するＯＲゲートを設け
、上記各イネーブル信号のいずれかがＯＮのとき該ＯＲ
ゲートの出力信号により、上記シフトレジスタに対する
上記クロックパルスの入力を停止し、上記各イネーブル
信号がすべてＯＦＦのとき上記クロックパルスによりシ
フト動作する上記シフトレジスタを有する、請求項１記
載の複数のＭＰＵによる共通メモリのアクセス方式。