JPS6024666A - 高速ｄｍａ装置 - Google Patents
高速ｄｍａ装置Info
- Publication number
- JPS6024666A JPS6024666A JP13408783A JP13408783A JPS6024666A JP S6024666 A JPS6024666 A JP S6024666A JP 13408783 A JP13408783 A JP 13408783A JP 13408783 A JP13408783 A JP 13408783A JP S6024666 A JPS6024666 A JP S6024666A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- controllers
- controller
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡ（ダイレクトメモリアクセス）装置に
関するもので、特にメモリからメモリヘブヒタの転送を
高速にイ１なう装置ｉ′ｉに関するものである。
関するもので、特にメモリからメモリヘブヒタの転送を
高速にイ１なう装置ｉ′ｉに関するものである。
ＣＰＵを介さず、直接メモリをアクセスし、データを転
送することは、ダイレクトメモリアクセス（以下ＤＭＡ
と言う）と呼ばれる技ｊ４Ｊてあり、高速データ転送に
用いられている。
送することは、ダイレクトメモリアクセス（以下ＤＭＡ
と言う）と呼ばれる技ｊ４Ｊてあり、高速データ転送に
用いられている。
これらの（幾ｆｉｔ；を有するＬＳＩは、ｌ）ＭＡコン
トローラとして広く市販されているが、これらのコント
ローラでメモリーからメモリーへのシーク−転送をイ１
なうには、■ソースアドレスようの１ｊ’ｌ：出シ、■
ディステイネーシロンアドレスへの、Ｉ（込みの２サイ
クルとなる。
トローラとして広く市販されているが、これらのコント
ローラでメモリーからメモリーへのシーク−転送をイ１
なうには、■ソースアドレスようの１ｊ’ｌ：出シ、■
ディステイネーシロンアドレスへの、Ｉ（込みの２サイ
クルとなる。
Ｉｌｏのごとくに各々のＤ Ｍ Ａ 請求に対する応答
信号で、工１０のイネプル信号を発生させ＋ １；ＩＩ
Ｉ出し、書込みを同時に行なうことは原理的に不可能で
有り、よ−でＩｌｏよりのＤＭＡよりも倍の時間を要し
た。
信号で、工１０のイネプル信号を発生させ＋ １；ＩＩ
Ｉ出し、書込みを同時に行なうことは原理的に不可能で
有り、よ−でＩｌｏよりのＤＭＡよりも倍の時間を要し
た。
図を用いて説明すると、
第１図は従来技術によるシステムで有りＣＰＵＬｌ）
Ｍ、 Ａコントローラ２がバス３に接続され、メモＩＪ
Ａ ４、メモｌ） Ｂ ５は各々バスバッファＧ、７
を介でバスに接続されているようすを示している。
Ｍ、 Ａコントローラ２がバス３に接続され、メモＩＪ
Ａ ４、メモｌ） Ｂ ５は各々バスバッファＧ、７
を介でバスに接続されているようすを示している。
このとき、Ｄ ＭＡ要因信号１０がＤＭＡコントローラ
２をキックすると、ＣＩ’ Ｕ １にはＤＭＡ要し出力
する。このようすを第２図に示す。但し、太線又は斜線
部は、信号の流れを示している。
２をキックすると、ＣＩ’ Ｕ １にはＤＭＡ要し出力
する。このようすを第２図に示す。但し、太線又は斜線
部は、信号の流れを示している。
１） Ｍ Ａ １Ｑ囚信シフ１０ば、メモリＡからメモ
リ１３への転送を意味し、これはあらかじめＤ Ｍ、
Ａコントローラ２にプログラムされている。
リ１３への転送を意味し、これはあらかじめＤ Ｍ、
Ａコントローラ２にプログラムされている。
次に、第３図に；ｊミずように、Ｊ） Ｍ Ａコントロ
ーラ２はメモリＡ４より、データをン１．み、自己内部
のレジスターに人力する。次のザイクルにおいてＤＭＡ
コントローラはあらかじめプログラムされたバイト数の
転送が完了する寸でこの動作をくりかえす。
ーラ２はメモリＡ４より、データをン１．み、自己内部
のレジスターに人力する。次のザイクルにおいてＤＭＡ
コントローラはあらかじめプログラムされたバイト数の
転送が完了する寸でこの動作をくりかえす。
このようにメモリ間の転送は届、出し、書込みの２ザイ
クルのくり返しとなる。
クルのくり返しとなる。
本発明は、上記問題点を解決することを目的としてなさ
れたもので、ＤＭＡコントローラを複数個備えて、−個
かア１；み出し、他が７１（き込みを同ｌｌ：’ｉに行
なうことにより、従来の２倍の速度でデータの転送を行
なうものである。
れたもので、ＤＭＡコントローラを複数個備えて、−個
かア１；み出し、他が７１（き込みを同ｌｌ：’ｉに行
なうことにより、従来の２倍の速度でデータの転送を行
なうものである。
本発明の具体的実施例を第５図に示す。
図における番号１〜９は第１〜第４し１と同一であり、
２ばＤ Ｍ、 Ａコントローラである。
２ばＤ Ｍ、 Ａコントローラである。
第６し１において１）八・Ｉへ′δ！因伝号１０に７１
し、ＤＭＡコント’ ５２ ｋｌ、 読出Ｌ 、 ｖン
トＩＪ −ラ２は１月込みがあらかじめプログラムされ
ているものとする。
し、ＤＭＡコント’ ５２ ｋｌ、 読出Ｌ 、 ｖン
トＩＪ −ラ２は１月込みがあらかじめプログラムされ
ているものとする。
Ｄ Ｍ、 Ａ要因１０信号はＤ Ｍ、 Ａコントローラ
２及び２′に対し、同時にキックされ、コントローラ２
及び２′は各々ＣＰ Ｕに対しＤＭＡ要求信号を発し、
アントゲ−１・１１で同期化され、信号８となりＣＰ
Ｕに入力される。ＣＰ ＵはＩ）ＭＡ要求信号８に対し
、Ｉ） Ｍ、 Ａ要求応答信写９を発し、ＤＭＡコ刈・
ローラ２及び／はこれを入力し、ＤＭＡモートに入る。
２及び２′に対し、同時にキックされ、コントローラ２
及び２′は各々ＣＰ Ｕに対しＤＭＡ要求信号を発し、
アントゲ−１・１１で同期化され、信号８となりＣＰ
Ｕに入力される。ＣＰ ＵはＩ）ＭＡ要求信号８に対し
、Ｉ） Ｍ、 Ａ要求応答信写９を発し、ＤＭＡコ刈・
ローラ２及び／はこれを入力し、ＤＭＡモートに入る。
次に第７図に示すようにＩ）ＭＡコントローラ２はメモ
リＡ４の内容を読出し、バスに送出するＤ Ｍ、 Ａコ
ントローラ２はバスの内容をメモリＢ５に？！込む。
リＡ４の内容を読出し、バスに送出するＤ Ｍ、 Ａコ
ントローラ２はバスの内容をメモリＢ５に？！込む。
各々は４■定されたバイト数の転送後、Ｉ） Ｍ、 Ａ
を完了する。
を完了する。
１、Ｊ上述べたようにＤＭＡコントローラの一方が１腸
、出し、他が書込みを行なうことにより単一の１） Ｍ
、 Ａコントローラよりも半分の時間で転送が用油と々
る。
、出し、他が書込みを行なうことにより単一の１） Ｍ
、 Ａコントローラよりも半分の時間で転送が用油と々
る。
１だ、Ｉ） Ｍ、 Ａコントローラとメモリのｘ５１（
み合せの数は、い１才で説明した２個の例すなわちｌ飼
から１個への転送に限られず、多数個すなわち１個から
多数個への転送が可能であることは、もちろんである。
み合せの数は、い１才で説明した２個の例すなわちｌ飼
から１個への転送に限られず、多数個すなわち１個から
多数個への転送が可能であることは、もちろんである。
木出願の技（（１イ分野に預但する先に−ｒ ｆｉ、ｌ
＋ Ｋ泊としては、特開昭５８−１３１８３２（名称：
多ｉ１’ｊ Ｉ） Ｍ Ａ回路）が発見された。
＋ Ｋ泊としては、特開昭５８−１３１８３２（名称：
多ｉ１’ｊ Ｉ） Ｍ Ａ回路）が発見された。
しかし、該先願は、Ｊ） Ｍ、 Ａコントローラを複数
Ｍｎえる点ばｔｉｌ似するが、各ＤＭＡコントローラが
入出力装買にそれぞれ接続されて、共有のメモリをター
ゲットとして各ＤＭＡコントローラが順次制御を１１な
うもので、布帛に１１）とは１］的、１１１Ｃ成、効果
が全くゲ１１なる。
Ｍｎえる点ばｔｉｌ似するが、各ＤＭＡコントローラが
入出力装買にそれぞれ接続されて、共有のメモリをター
ゲットとして各ＤＭＡコントローラが順次制御を１１な
うもので、布帛に１１）とは１］的、１１１Ｃ成、効果
が全くゲ１１なる。
第１図に１従来例、第２〜４図は従来例の動作を説明す
る図、第５図は本発明の具体的実施例、第６〜７図は本
発明の４１１体的動作を説明する図である。 １：ｃＩ’Ｕ、２及び２：Ｉ）Ｍ、Ａコントローラ、１
１：アンドゲート 第 １ 図 第２図 第 ３ 図 第４ 図 第 ７ 図 ’ＪＲ６−
る図、第５図は本発明の具体的実施例、第６〜７図は本
発明の４１１体的動作を説明する図である。 １：ｃＩ’Ｕ、２及び２：Ｉ）Ｍ、Ａコントローラ、１
１：アンドゲート 第 １ 図 第２図 第 ３ 図 第４ 図 第 ７ 図 ’ＪＲ６−
Claims (1)
- 【特許請求の範囲】 （＋リ 共通のＤＭＡ要因信号を受信することにより所
定のものは読み出し処理、他のものは書き込み処理を行
なうようあらかじめ規定された複数のＤＭＡコントロー
ラと。 （Ｌｌ） 前記各ＤＭＡコントローラのそれぞれに対応
するメモリと。 （Ｃ） 前記複数のＤＭＡコントローラが発するＤＭＡ
蟹求信８を同期化するアントゲ−１・と。 （（１）前記アンドゲートで同期化されたＤＭＡ要求信
とを受信して、各１） Ｍ Ａコントローラに請求応答
信号を送出する機能を有するＣＰ Ｕどを備え、前記Ｄ
ＭＡ要求応答信号によって前記所定のＤＭＡコントロー
ラは読み出し処理、他のＪ） Ｍ、 Ａコントローラは
書き込み処理を同時に行なうことにより、前記所定のＤ
ＭＡコントローラがアクセスしたメモリの内容を、前記
他のＤＭＡコントローラがアクセスしたメモリへ１１１
き迷電ことを特徴とする高速ＤＭＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408783A JPS6024666A (ja) | 1983-07-20 | 1983-07-20 | 高速ｄｍａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13408783A JPS6024666A (ja) | 1983-07-20 | 1983-07-20 | 高速ｄｍａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024666A true JPS6024666A (ja) | 1985-02-07 |
Family
ID=15120108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13408783A Pending JPS6024666A (ja) | 1983-07-20 | 1983-07-20 | 高速ｄｍａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114056A (ja) * | 1985-11-14 | 1987-05-25 | Matsushita Electric Ind Co Ltd | 高速ｄｍａ回路 |
| JPH0275050A (ja) * | 1988-09-12 | 1990-03-14 | Matsushita Electric Ind Co Ltd | Ｄｍａ転送方法 |
-
1983
- 1983-07-20 JP JP13408783A patent/JPS6024666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62114056A (ja) * | 1985-11-14 | 1987-05-25 | Matsushita Electric Ind Co Ltd | 高速ｄｍａ回路 |
| JPH0275050A (ja) * | 1988-09-12 | 1990-03-14 | Matsushita Electric Ind Co Ltd | Ｄｍａ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2821534B2 (ja) | デュアルポートランダムアクセスメモリ装置 | |
| JPS6024666A (ja) | 高速ｄｍａ装置 | |
| JPH04120652A (ja) | 並列処理装置 | |
| JPH0283736A (ja) | バッファ記憶制御装置のｏｓｃ検出方式 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH01191964A (ja) | メモリバスデータ転送方法 | |
| JPS59114660A (ja) | フイ−ルド選択読取り方式 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JP2581144B2 (ja) | バス制御装置 | |
| JPS6059462A (ja) | 双方向デ−タ・バスのパイプライン・アクセス・メモリ | |
| JPS6310398A (ja) | ２ポ−トメモリのアクセス方式 | |
| JPH03189755A (ja) | メモリ間転送装置 | |
| JPH01114961A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH04104355A (ja) | マルチプロセッシング方式 | |
| JPS63284659A (ja) | Ｄｍａ転送制御方法 | |
| JPH0423034A (ja) | データ比較回路 | |
| JPH03223953A (ja) | バス制御方式 | |
| JPH01259441A (ja) | バスインタフエース装置 | |
| JPS60117361A (ja) | 記憶装置接続方式 | |
| JPH03282954A (ja) | ダイレクトメモリアクセスデータ転送装置 | |
| JPS6047630B2 (ja) | バス制御方式 | |
| JPS62108341A (ja) | メモリデ−タ転送方式 | |
| JPS58121200A (ja) | デ−タバツフア診断方式 | |
| JPS60169962A (ja) | メモリアクセス制御方式 | |
| JPS62111337A (ja) | メモリ制御回路 |