JPS62114056A - 高速ｄｍａ回路 - Google Patents
高速ｄｍａ回路Info
- Publication number
- JPS62114056A JPS62114056A JP25382685A JP25382685A JPS62114056A JP S62114056 A JPS62114056 A JP S62114056A JP 25382685 A JP25382685 A JP 25382685A JP 25382685 A JP25382685 A JP 25382685A JP S62114056 A JPS62114056 A JP S62114056A
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- JP
- Japan
- Prior art keywords
- address
- receive
- counter
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、大量のデータを高速に転送するためのＤＭＡ
装置に関する。
装置に関する。
（従来の技術）
第３図は、従来のＤＭＡ回路の構成を示したものである
。従来のＤＭＡ転送はＤＭＡコントローラ７を用いて、
まず、ソースメモリ１にソースアドレスを出力し、リー
ド信号１１を送ることによってデータを出力させる。こ
のデータをＤＭＡコントローラ７が入力する。
。従来のＤＭＡ転送はＤＭＡコントローラ７を用いて、
まず、ソースメモリ１にソースアドレスを出力し、リー
ド信号１１を送ることによってデータを出力させる。こ
のデータをＤＭＡコントローラ７が入力する。
次に、レシーブメモリ２にレシーブアドレスを出力し、
ライ１−信号１２を送る。そして、先程ＤＭＡコントロ
ーラ７が入力したデータを出力して、レシーブメモリ２
にデータを入力させる。第４図は、この時のタイミング
チャートで、２１は１回のデータの終了時を示す。
ライ１−信号１２を送る。そして、先程ＤＭＡコントロ
ーラ７が入力したデータを出力して、レシーブメモリ２
にデータを入力させる。第４図は、この時のタイミング
チャートで、２１は１回のデータの終了時を示す。
（発明が解決しようとする問題点）
このような従来の回路では、ひとつのアドレスバスにに
ソースアドレスとレシーブアドレスの両方を発生させる
ため、リード動作サイクルとライト動作サイクルが別個
に必要となり、ＤＭＡ転送の高速化を実現させることが
困難であった。
ソースアドレスとレシーブアドレスの両方を発生させる
ため、リード動作サイクルとライト動作サイクルが別個
に必要となり、ＤＭＡ転送の高速化を実現させることが
困難であった。
本発明は、このような従来の問題点を解決するものであ
り、高速転送が可能なりＭＡ回路を提供することを目的
とする。
り、高速転送が可能なりＭＡ回路を提供することを目的
とする。
（問題点を解決するための手段）
本発明は、上記目的を解決するために、ソースメモリ用
、レシーブメモリ用にそれぞれアドレスカウンタとアド
レスバスを設けるようにしたものである。
、レシーブメモリ用にそれぞれアドレスカウンタとアド
レスバスを設けるようにしたものである。
（作 用）
本発明は、上記のような構成により、次のような作用を
有する。すなわち、ソースアドレスとレシーブアドレス
を別々のアドレスバスに発生させることができるため、
同一サイクルでソースアドレスのリード動作とレシーブ
アドレスのライ］・動作を行うことが可能となり、デー
タバスにのったり一ドデータをそのままライトすること
ができるという効果を有する。
有する。すなわち、ソースアドレスとレシーブアドレス
を別々のアドレスバスに発生させることができるため、
同一サイクルでソースアドレスのリード動作とレシーブ
アドレスのライ］・動作を行うことが可能となり、デー
タバスにのったり一ドデータをそのままライトすること
ができるという効果を有する。
（実施例）
第１図は、本発明の一実施例を示すブロック図である。
第１図において、１はソースメモリであり、ソースアド
レスカウンタ３とソースアドレスバス７１を共有してい
る。２はレシーブメモリであり、レシーブアドレスカウ
ンタ４とレシーブアドレスバス７２を共有している。５
はワードカウンタで、転送するデータ数をカウントする
。６はＣＰｔｙで、ソースアドレスカウンタ３、レシー
ブアドレスカウンタ４、ワードカウンタ５のイニシャラ
イズをデータバス７３を用いて行う。
レスカウンタ３とソースアドレスバス７１を共有してい
る。２はレシーブメモリであり、レシーブアドレスカウ
ンタ４とレシーブアドレスバス７２を共有している。５
はワードカウンタで、転送するデータ数をカウントする
。６はＣＰｔｙで、ソースアドレスカウンタ３、レシー
ブアドレスカウンタ４、ワードカウンタ５のイニシャラ
イズをデータバス７３を用いて行う。
次に上記実施例の動作について説明する。」二足実施例
において、まずＣＰＵ６がＤＭＡ転送を行うために、ソ
ースメモリ１の先頭アドレスをソースア１（レスカウン
タ３に、レシーブメモリ２の先σ１１アドレスをレシー
ブアドレスカウンタ４に、ＤＭＡ転送データ数をワード
カウンタ５にそれぞれイニシャライズする。そして、こ
れらの３つのカウンタ３，４，５を一斉にカウントさせ
る。この時、ワードカウンタ５から、ソースメモリ１へ
はリード信号１１を、レシーブメモリ２へはライト信号
１２を送る。カウントを進め、ワードカウンタ５が転送
データ数に達した時、３つのカウンタ３，４．５を止め
、リード信号１１．ライト信号１２の送出も止める。
において、まずＣＰＵ６がＤＭＡ転送を行うために、ソ
ースメモリ１の先頭アドレスをソースア１（レスカウン
タ３に、レシーブメモリ２の先σ１１アドレスをレシー
ブアドレスカウンタ４に、ＤＭＡ転送データ数をワード
カウンタ５にそれぞれイニシャライズする。そして、こ
れらの３つのカウンタ３，４，５を一斉にカウントさせ
る。この時、ワードカウンタ５から、ソースメモリ１へ
はリード信号１１を、レシーブメモリ２へはライト信号
１２を送る。カウントを進め、ワードカウンタ５が転送
データ数に達した時、３つのカウンタ３，４．５を止め
、リード信号１１．ライト信号１２の送出も止める。
このように、」二足実施例によれば、ソースアドレスカ
ウンタ３がカウントを開始し、リード信号］１を入力さ
せると、ソースメモリ１は先頭アドレスのデータをデー
タバス７３に出力する。同時に、レシーブアドレス４が
カウントを開始し、ライｌ−信号１２が入力するため、
レシーブメモリ２はデータバス７３」二のデータを入力
する。つまり、リード動作とライト動作を同一サイクル
で行うことができ、高速にデータ転送ができるという利
点を有する。第２図は、この時のタイミングチャートで
、３１は先頭データ転送の終了、３２は次のデータ転送
の終了時を示す。また、−Ｆ記実施例によれば、ワード
カウンタ５が転送データ（ワード）数をカウントするた
め、データ数を指定できるという効果を有する。
ウンタ３がカウントを開始し、リード信号］１を入力さ
せると、ソースメモリ１は先頭アドレスのデータをデー
タバス７３に出力する。同時に、レシーブアドレス４が
カウントを開始し、ライｌ−信号１２が入力するため、
レシーブメモリ２はデータバス７３」二のデータを入力
する。つまり、リード動作とライト動作を同一サイクル
で行うことができ、高速にデータ転送ができるという利
点を有する。第２図は、この時のタイミングチャートで
、３１は先頭データ転送の終了、３２は次のデータ転送
の終了時を示す。また、−Ｆ記実施例によれば、ワード
カウンタ５が転送データ（ワード）数をカウントするた
め、データ数を指定できるという効果を有する。
（発明の効果）
本発明は、上記実施例より明らかなように、ソースメモ
リ及びレシーブメモリにそれぞれアドレスカウンタとア
ドレスバスを備え、同一サイクルでリード動作、ライト
動作を行えるようにしたものであり、高速にＤＭＡ転送
ができるという利点を有する。また、ワードカウンタを
備えているので、指定データだけＤＭＡ転送することが
できる。
リ及びレシーブメモリにそれぞれアドレスカウンタとア
ドレスバスを備え、同一サイクルでリード動作、ライト
動作を行えるようにしたものであり、高速にＤＭＡ転送
ができるという利点を有する。また、ワードカウンタを
備えているので、指定データだけＤＭＡ転送することが
できる。
第１図は本発明の一実施例における高速ＤＭＡ回路の概
略ブロック図、第２図は同回路の動作タイミングチャー
ト、第３図は従来のＤＭＡ回路の概略ブロック図、第４
図は同回路の動作タイミングチャー１〜である。 １ ・・・ ソースメモリ、 ２ ・・・ レシーブメ
モリ、 ３ ・・・ソースアドレスカウンタ、４ ・・
・ レシーブアドレスカウンタ、 ５ ・・・ワードカ
ウンタ、 ６ ・・・ ＣＰＵ、 ７１・・・ソースア
ドレスバス、７２・・・ レシーブアドレスバス、７３
・・・データバス。 特許出願人 松下電器産業株式会社 第１図 第２図 ソー又１ドし又μ −く；ニド区慕１〒Σ■［＝コン〉
＜テ＝■：ン〉＜テ二二 の、パ！Ｅ、ｆ：）ｍロー
■ 第３図 第４図
略ブロック図、第２図は同回路の動作タイミングチャー
ト、第３図は従来のＤＭＡ回路の概略ブロック図、第４
図は同回路の動作タイミングチャー１〜である。 １ ・・・ ソースメモリ、 ２ ・・・ レシーブメ
モリ、 ３ ・・・ソースアドレスカウンタ、４ ・・
・ レシーブアドレスカウンタ、 ５ ・・・ワードカ
ウンタ、 ６ ・・・ ＣＰＵ、 ７１・・・ソースア
ドレスバス、７２・・・ レシーブアドレスバス、７３
・・・データバス。 特許出願人 松下電器産業株式会社 第１図 第２図 ソー又１ドし又μ −く；ニド区慕１〒Σ■［＝コン〉
＜テ＝■：ン〉＜テ二二 の、パ！Ｅ、ｆ：）ｍロー
■ 第３図 第４図
Claims (1)
- ２つのメモリの一方に、カウンタを用いたソースアドレ
ス発生回路とソースアドレスバスを、他方に、カウンタ
を用いたレシーブアドレス発生回路とレシーブアドレス
バスをそれぞれ設けて、同一サイクルでリード動作とラ
イト動作を行うようにするとともに、転送データ数カウ
ント回路を設けて、予め指定したデータ数を転送可能に
したことを特徴とする高速ＤＭＡ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25382685A JPS62114056A (ja) | 1985-11-14 | 1985-11-14 | 高速ｄｍａ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25382685A JPS62114056A (ja) | 1985-11-14 | 1985-11-14 | 高速ｄｍａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114056A true JPS62114056A (ja) | 1987-05-25 |
Family
ID=17256669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25382685A Pending JPS62114056A (ja) | 1985-11-14 | 1985-11-14 | 高速ｄｍａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114056A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108129A (ja) * | 1982-12-14 | 1984-06-22 | Seiko Instr & Electronics Ltd | デ−タ転送方式 |
| JPS6024666A (ja) * | 1983-07-20 | 1985-02-07 | Yaskawa Electric Mfg Co Ltd | 高速ｄｍａ装置 |
-
1985
- 1985-11-14 JP JP25382685A patent/JPS62114056A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59108129A (ja) * | 1982-12-14 | 1984-06-22 | Seiko Instr & Electronics Ltd | デ−タ転送方式 |
| JPS6024666A (ja) * | 1983-07-20 | 1985-02-07 | Yaskawa Electric Mfg Co Ltd | 高速ｄｍａ装置 |
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