JPS6194166A - ダイレクトメモリアクセスにおけるアドレス変換回路 - Google Patents
ダイレクトメモリアクセスにおけるアドレス変換回路Info
- Publication number
- JPS6194166A JPS6194166A JP59215140A JP21514084A JPS6194166A JP S6194166 A JPS6194166 A JP S6194166A JP 59215140 A JP59215140 A JP 59215140A JP 21514084 A JP21514084 A JP 21514084A JP S6194166 A JPS6194166 A JP S6194166A
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- JP
- Japan
- Prior art keywords
- address
- logical
- conversion
- dma
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるアドレス変換回路に関し
、特に論理アドレスを物理アドレスに変換するダイレク
トメモリアクセス（ＤＭＡ）におけるアドレス変換回路
に関する。
、特に論理アドレスを物理アドレスに変換するダイレク
トメモリアクセス（ＤＭＡ）におけるアドレス変換回路
に関する。
従来のＤＭＡ時のアドレス変換方式としては、（ａ）開
始アドレスのみを論理アドレスから物理アドレスに変換
する方式、および （ｂｌ Ｄ Ｍ Ａ時に毎回ＤＡＴ （ダイレクトアト
レストランスレージョン）を行う方式、 があるが、（ａ）は変換単位であるセグメントまたはペ
ージにまたがったＤＭＡ転送ができない、（ｂｌはデー
タ転送の時間間隔が決まっている場合転送が間に合わな
い場合があるという問題点がある。
始アドレスのみを論理アドレスから物理アドレスに変換
する方式、および （ｂｌ Ｄ Ｍ Ａ時に毎回ＤＡＴ （ダイレクトアト
レストランスレージョン）を行う方式、 があるが、（ａ）は変換単位であるセグメントまたはペ
ージにまたがったＤＭＡ転送ができない、（ｂｌはデー
タ転送の時間間隔が決まっている場合転送が間に合わな
い場合があるという問題点がある。
本発明は、前述の従来方式における変換単位、例えばセ
グメントまたはページ、ごとに論理アト ・レスか
ら物理アドレスへの変換を行うことによる変換時間の増
大を避け、アドレス変換に係る転送制御が簡単で高速な
りＭＡ転送を得ようとするものである。
グメントまたはページ、ごとに論理アト ・レスか
ら物理アドレスへの変換を行うことによる変換時間の増
大を避け、アドレス変換に係る転送制御が簡単で高速な
りＭＡ転送を得ようとするものである。
本発明は、上記問題点を改善したＤＭＡにおけるアドレ
ス変換回路を提供するもので、その手段は、ＤＭＡ制御
回路および該ＤＭＡ制御回路からの論理アドレスを受け
て物理アドレスに変換する論理−物理アドレス変換回路
を備えたＤＭＡにおけるアドレス変換回路において、あ
らかじめ或る定められた単位ごとに論理アドレスと物理
アドレスの変換を行って変換テーブルを作成する変換テ
ーブル作成回路を具備し、該論理−物理アドレス変換回
路は該変換単位ごとに該変換テーブルから物理アドレス
を検索してアドレス変換を行うＤＭＡにおけるアドレス
変換回路によってなされる。
ス変換回路を提供するもので、その手段は、ＤＭＡ制御
回路および該ＤＭＡ制御回路からの論理アドレスを受け
て物理アドレスに変換する論理−物理アドレス変換回路
を備えたＤＭＡにおけるアドレス変換回路において、あ
らかじめ或る定められた単位ごとに論理アドレスと物理
アドレスの変換を行って変換テーブルを作成する変換テ
ーブル作成回路を具備し、該論理−物理アドレス変換回
路は該変換単位ごとに該変換テーブルから物理アドレス
を検索してアドレス変換を行うＤＭＡにおけるアドレス
変換回路によってなされる。
本発明の回路は、論理アドレスによってＤＭＡ転送を行
う際、ＤＭＡの開始に先立ち、使用するセグメントまた
はページ等の論理アドレスと物理アドレスの変換を行う
単位ごとに、論理アドレスと物理アドレスの変換を行っ
てテーブルを作成し、そのテーブルをＤＭＡ転送時に変
換を行う単位ごとに切換えて論理アドレスを物理アドレ
スに変換することによって、高速なアドレス変換を可能
にする。
う際、ＤＭＡの開始に先立ち、使用するセグメントまた
はページ等の論理アドレスと物理アドレスの変換を行う
単位ごとに、論理アドレスと物理アドレスの変換を行っ
てテーブルを作成し、そのテーブルをＤＭＡ転送時に変
換を行う単位ごとに切換えて論理アドレスを物理アドレ
スに変換することによって、高速なアドレス変換を可能
にする。
本発明の一実施例としてのＤＭＡにおけるアドレス変換
回路のブロック回路図が第１図に示される０本回路は変
換テーブル作成回路１１、ＤＭＡ制御回路１２、論理−
物理アドレス変換回路１３、および変換テーブル１４を
具備する。
回路のブロック回路図が第１図に示される０本回路は変
換テーブル作成回路１１、ＤＭＡ制御回路１２、論理−
物理アドレス変換回路１３、および変換テーブル１４を
具備する。
変換テーブル作成回路１１はプロセス番号を示す信号、
スタートアドレス信号、および転送数を示す信号を受け
て変換テーブル１４を作成する。
スタートアドレス信号、および転送数を示す信号を受け
て変換テーブル１４を作成する。
このほか、変換テーブル作成回路１１はＤＭＡイネイブ
ル信号をＤＭＡ制御回路１２へ供給する。
ル信号をＤＭＡ制御回路１２へ供給する。
ＤＭＡ制御回路１゛２はＤＭＡイネイブル信号のほかに
、ＤＭＡ転送ストローブ信号、スタートアドレス信号、
および転送数を示す信号を受けて論理アドレスを論理−
物理アドレス変換回路１３へ供給する。論理−物理アド
レス変換回路１３は変換テーブル１４からの情報を受け
て論理アドレスを物理アドレスに変換する。
、ＤＭＡ転送ストローブ信号、スタートアドレス信号、
および転送数を示す信号を受けて論理アドレスを論理−
物理アドレス変換回路１３へ供給する。論理−物理アド
レス変換回路１３は変換テーブル１４からの情報を受け
て論理アドレスを物理アドレスに変換する。
第２図には上述の回路において適用される論理アドレス
構成が示される。論理アドレスはアドレス変換の対象と
なる論理パート２１とアドレス変換の対象とならない物
理パート２２に分かれる。
構成が示される。論理アドレスはアドレス変換の対象と
なる論理パート２１とアドレス変換の対象とならない物
理パート２２に分かれる。
物理パート２２は論理パート２１に対して下位のビット
である。
である。
第３図は変換テーブル作成回路１１の処理過程を示すフ
ローチャートである。本回路の動作はプロセッサを用い
て容易に実現することができる。
ローチャートである。本回路の動作はプロセッサを用い
て容易に実現することができる。
まずスタートアドレス信号とＤＭＡ転送数からＤＭＡエ
ンドアドレスを求める。次にスタートとエンドの論理パ
ートの差分より論理−物理アドレス変換すべき数、すな
わち変換テーブル長ｌを求める。すなわち、β＝（エン
ドアドレス論理パート）−（スタートアドレス論理パー
ト）＋１である。
ンドアドレスを求める。次にスタートとエンドの論理パ
ートの差分より論理−物理アドレス変換すべき数、すな
わち変換テーブル長ｌを求める。すなわち、β＝（エン
ドアドレス論理パート）−（スタートアドレス論理パー
ト）＋１である。
次いで、スタートアドレスより論理−物理アドレス変換
すべき数だけ順番に、パラメータとして与えられるプロ
セス番号のセグメントテーブルおよびページテーブルを
用いて論理−物理アドレス変換を行い、結果を順番に変
換テーブルに書き込む。
すべき数だけ順番に、パラメータとして与えられるプロ
セス番号のセグメントテーブルおよびページテーブルを
用いて論理−物理アドレス変換を行い、結果を順番に変
換テーブルに書き込む。
変換テーブルの書き込みが終了するとＤＭＡ転送の準備
が整ったことをＤＭＡイネイブル信号としてＤＭＡ制御
回路へ通知する。記号ｉは論理−物理アドレス変換数を
示し、Ｓはスタート、Ｎはノード、ＥＮＤは終了をそれ
ぞれ示す。
が整ったことをＤＭＡイネイブル信号としてＤＭＡ制御
回路へ通知する。記号ｉは論理−物理アドレス変換数を
示し、Ｓはスタート、Ｎはノード、ＥＮＤは終了をそれ
ぞれ示す。
第４図には、ＤＭＡ制御回路と論理−物理アドレス変換
回路の実施例が示される。鎖線の左側として示されるＤ
ＭＡ制御回路は、スタートアドレスおよびＤＭＡ転送数
をそれぞれのカウンタ３１および３２にセットし、変換
テーブル作成回路からのＤＭＡイネイブル信号を待つ。
回路の実施例が示される。鎖線の左側として示されるＤ
ＭＡ制御回路は、スタートアドレスおよびＤＭＡ転送数
をそれぞれのカウンタ３１および３２にセットし、変換
テーブル作成回路からのＤＭＡイネイブル信号を待つ。
信号を受けるとカウンタ３１はＤＭＡアドレスをＤＭＡ
転送ストローブに同期して加算する。
転送ストローブに同期して加算する。
鎖線の右側の論理−物理アドレス変換回路はオール１検
出回路４１およびカウンタ（ＣＮＴ）４２を具備する。
出回路４１およびカウンタ（ＣＮＴ）４２を具備する。
論理−物理アドレス変換回路ではＤＭＡ制御回路から送
られてくる論理アドレスの論理パートを、変換テーブル
１４を用いて物理アドレスに変換する。また論理アドレ
スの物理パートを監視して、すべてのビットが「１」に
なった時に、物理アドレスを送り出してから変換テーブ
ルのアドレスを１つ増加し、次のページに備える。
られてくる論理アドレスの論理パートを、変換テーブル
１４を用いて物理アドレスに変換する。また論理アドレ
スの物理パートを監視して、すべてのビットが「１」に
なった時に、物理アドレスを送り出してから変換テーブ
ルのアドレスを１つ増加し、次のページに備える。
以上の動作をＤＭＡ転送数だけ繰り返すことにより高速
なアドレス変換を実現する。
なアドレス変換を実現する。
本発明によれば、ＤＭＡ転送に先立って論理−物理アド
レス変換を行うことができ、アドレス変換に関する転送
制御が簡単で、かつ変換処理が高速なりＭＡ転送が実現
できる。
レス変換を行うことができ、アドレス変換に関する転送
制御が簡単で、かつ変換処理が高速なりＭＡ転送が実現
できる。
第１図は本発明の一実施例としてのＤＭＡにおけるアド
レス変換回路の構成を示すブロック回路図、第２図は第
１図の回路において適用される論理アドレスの構成を示
す図、第３図は第１図の変換テーブル作成回路の処理過
程のフローチャートを示す図、および第４図は第１図に
おけるＤＭＡ制御回路および論理−物理アドレス変換回
路の実施例を示すブロック回路図である。 １１・・・変換テーブル作成回路、 １２・・・ＤＭＡ制御回路、 １３・・・論理−物理アドレス変換回路、１４・・・変
換テーブル ３１ 、３２・・・カウンタ、 ４１・・・オール１検出回路、 ４２・・・カウンタ。
レス変換回路の構成を示すブロック回路図、第２図は第
１図の回路において適用される論理アドレスの構成を示
す図、第３図は第１図の変換テーブル作成回路の処理過
程のフローチャートを示す図、および第４図は第１図に
おけるＤＭＡ制御回路および論理−物理アドレス変換回
路の実施例を示すブロック回路図である。 １１・・・変換テーブル作成回路、 １２・・・ＤＭＡ制御回路、 １３・・・論理−物理アドレス変換回路、１４・・・変
換テーブル ３１ 、３２・・・カウンタ、 ４１・・・オール１検出回路、 ４２・・・カウンタ。
Claims (1)
- ダイレクトメモリアクセス制御回路および該ダイレクト
メモリアクセス制御回路からの論理アドレスを受けて物
理アドレスに変換する論理−物理アドレス変換回路を備
えたダイレクトメモリアクセスにおけるアドレス変換回
路において、あらかじめ或る定められた単位ごとに論理
アドレスと物理アドレスの変換を行って変換テーブルを
作成する変換テーブル作成回路を具備し、該論理−物理
アドレス変換回路は該変換単位ごとに該変換テーブルか
ら物理アドレスを検索してアドレス変換を行うことを特
徴とするダイレクトメモリアクセスにおけるアドレス変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215140A JPS6194166A (ja) | 1984-10-16 | 1984-10-16 | ダイレクトメモリアクセスにおけるアドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215140A JPS6194166A (ja) | 1984-10-16 | 1984-10-16 | ダイレクトメモリアクセスにおけるアドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194166A true JPS6194166A (ja) | 1986-05-13 |
Family
ID=16667355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215140A Pending JPS6194166A (ja) | 1984-10-16 | 1984-10-16 | ダイレクトメモリアクセスにおけるアドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194166A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238631A (ja) * | 1986-12-17 | 1988-10-04 | インテル・コーポレーション | Ｉ／ｏプロセツサ用の実行装置 |
| JPH023801A (ja) * | 1988-06-17 | 1990-01-09 | Hitachi Ltd | プログラムの実行制御方法 |
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
-
1984
- 1984-10-16 JP JP59215140A patent/JPS6194166A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63238631A (ja) * | 1986-12-17 | 1988-10-04 | インテル・コーポレーション | Ｉ／ｏプロセツサ用の実行装置 |
| JPH023801A (ja) * | 1988-06-17 | 1990-01-09 | Hitachi Ltd | プログラムの実行制御方法 |
| JP2008123389A (ja) * | 2006-11-15 | 2008-05-29 | Renesas Technology Corp | 半導体集積回路装置 |
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