JPS63238631A - Ｉ／ｏプロセツサ用の実行装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関するものであり、更に詳し
くいえば計算サブシステムとＩ／Ｏサブシステムの間の
データの流れを制御する命令を実行する装置に関するも
のである。

〔背景技術およびその問題点〕

未決の米国特許出願ＳＮ　９２１，３１３は、２種類の
バスをどのようにして結合するかという基本的なＩ／Ｏ
問題を取扱っている。Ｉ／Ｏバスにおいては、種々の周
辺装置により発生されたある範囲のデータ速度を有する
種々の装置がバスにより取扱われる。ある譚の装置では
、忙しくない期間の後で非常に忙しい期間が続き、忙し
くない期間と非常に忙しい期間の間の移シ変わシが急で
あるという問題も生じている。その問題は、プロセッサ
バスシーケンサト、Ｉ／Ｏバスシーケンサ、実行装置と
を設けることにより解決される。それらのプロセッサバ
スシーケンサとＶＯバスシーケンサおよび実行装置は非
同期で動作し、共通のレジスタファイルメモリを用いる
。

未決の米国特許出願ＳＮ　０４６，６３３は、Ｉ／Ｏバ
スシーケンサについてのものでるる。エルバスシーケン
サはＩ／Ｏバスとレジスタファイルへ接続される。レジ
スタは一様にアドレスされ、実行装置とシステムバスシ
ーケンサおよびＩ／Ｏバスシーケンサによシ共用される
ようになっている。レジスタファイルは複数のマルチボ
ートレジスタセットで構成される。

本発明は、前記米国特許出願に記載されている装置の残
シを制御する実行装置に関するものである。最近のＶＬ
ＳＩ技術においては、高い性能を達成するために考慮せ
ねばならないクロック速度と、チップ面積と、消費電力
とが制限されている。それらの制限は、装置を並列に設
計することによシ対処でき、実行装置の場合には、この
ことはいくつかのタスクを１度に取扱う能力を意味する
。

〔目　的〕

したがって、本発明の目的は、マルチタスク動作を支持
する実行装置を得ることによ、９１／Ｏチヤネルプロセ
ツサにおける並列構成を達成することである。

〔問題点を解決する九めの手段〕

簡単にいえば、この目的は、プロセッサで実行されてい
るタスクの間をレジスタセット記述子をメツセージの形
で通すことによシ、それらのタスクの間にレジスタセッ
トを割当てる手段を有するプログラムされたプロセッサ
を含む実行装置を設けることによυ本発明に従って達成
される。

本発明の１つの面に従って、タスクがレジスタセット（
バッファ）をサーバーの間で通せるようにするためにレ
ジスタセットロッキングが設けられる。サーバーは複数
のタスクまたはバスシーケンサの１つとすることができ
、あるサーバーはレジスタセットに作用するエージェン
トである。

レジスタファイルをレジスタセットに区分することによ
り各タスクがいくつかのセットを持つことができるとい
う利点を本発明は有する。そうすると、あるセットはプ
ライベート状態のデータを含むことができ、かつある特
定のタスクに常に割当てられ、他のセットはバッファま
たはメツセージとして使用でき、かつタスクの間を通す
ことができる。

レジスタセットロンキングは、マルチタスクが同じレジ
スタセットを同時に取扱うことができないようにしなが
ら、タスクがレジスタセットを共用できる（たとえばパ
イプラインされたアルゴリズムのために）という利点を
有する。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

実行装置（Ｐ２ｘｅｃｕｔｉｏｎ　Ｕｎｉｔ　（ＥＵ）
）まず第１図を参照する。実行装置／Ｏけ、チャネルプ
ロセッサ（ｃｐ）を通じてのデータの転送を管理するプ
ログラムを実行する。実行装置はマルチタスクを行う。

このマルチタスクはデータ転送の制御と、ローカルバス
上の計算サブシステム（ＣＳ）およびＩ／Ｏバス上のＩ
／Ｏサブシステムに対するインターフェイス動作のよう
な背景機能とを簡単にする。

アドレス空間（Ａｄｄｒｅｓｓ　５ｐａｃｅｓ）ＥＵは
５つのローカルアドレス空間、すなわち、命令空間と、
全体的なレジスタ空間と、ＣＳデータ空間と、Ｉ／Ｏ空
間と、ローカルアドス空間とを有する。

命令空間（Ｉｎｓｔｒｕｃｔｉｏｎ　５ｐａｃｅ）ＥＵ
の命令空間は６４に命令である。下側部分の１．５には
オンチップＲＯＭであって、ＣＰの核を構成する共通の
副機能を含む。上側の部分は場所１．５Ｋから６４Ｋま
で拡がり、ＣＳメモリから動的にキャッシュサレル。

全てのタスクは同じ６４に命令空間を共用する。

物理的にはＣＰはＣＳメモリ内にロックされる１つの固
定された命令領域を有する。全てのタスクの符号はその
領域の内側になければならない。その領域はＣＳメモリ
のアドレス空間内の４にバイト境界に位置する。固定さ
れた符号の場所はシステムメモリ内のＣＰへ与えられる
。

全体的なレジスタ空間（Ｇｅｎｅｒａｌ　ｒｓｇｉｓｔ
ｓｒ　５ｐａｃｅ）各タスクはそれの全体的なレジスタ
空間内の３２個の３３ビツトの全体的レジスタ（３３番
目のビットはタグ用である）までアクセスできる。その
空間はレジスタセットと呼ばれる８個の４語群に編成さ
れる。各レジスタセットはレジスタセットポインタ（第
２図）を介して間接的にアクセスされる。全体的なレジ
スタ空間内のデータはバイト、半語（１６ビツト）また
は語として取扱うととができ、全てのデータはそれの自
然の境界上に整列せねばならない。

ＣＳデータ空間（Ｃ８ｄａｔａ　５ｐａｃｅ）計算サブ
システム（ＣＳ）データ空間は４ギガバイト長までとす
ることができる。その空間はＡＣＣＥＳＳ命令によりア
クセスできる。そのＡＣＣＥＳＳ命令は物理的アドレス
を構成するためにレジスタファイル１６内のエントリイ
を用いる。ＡＣＣＥＳＳ命令は全体的レジスタとＣＳメ
モリの間のデータ転送を行う。

ｖＯ中空間Ｉ／Ｏ　５ｐａｃｅ）Ｃ ＰのＶＯパス側のアドレス空間は直線的にアドレスでき
、１６メガバイト長までの大きさとすることができる。

アドレス空間はＡＣＣＥＳＳ命令を用いてアクセスする
こともできる。この命令はアドレス計算のためにレジス
タファイル内のレジスタを用い、全体的なレジスタとＩ
／Ｏ装置の間でデータ転送を行う。

ローカルレジスタ空間（Ｌｏｃａｌ　ｒｅｇｉｓｔｅｒ
　５ｐａｃｅ）ローカルアドレス空間によシ、 ｍ−マイクロコード、たとえば命令キャッシュのアドレ
ス表エントリイにより通常はアクセスされない特殊なｃ
ｐレジスタと、 一一別のやり方ではアクセスできないＣＰ格納領域、た
とえばタスクフレームレジスタと、を含めたいくつかの
種類の記憶装置のアクセスを行う。

ローカルアドレス空間内のレジスタはＡＣＣＥ：５ＳＬ
ＯＣＡＬ命令を用いてアクセスされる。

レジスタ７アイＡ／　（Ｒｅｇｉｓｔｅｒ　Ｆｉｌｅ）
ＣＰはレジスタファイルに含まれている１組のオンチッ
プ汎用レジスタを有する。レジスタファイル１６は１２
８個の３３ビツト場所を含むＲＡＭである。それらの１
２８個のレジスタは３２個の４語レジスタセットとして
編成される。

それらのレジスタセットと、レジスタセット内のデータ
は各タスクのレジスタセットポインタを介して間接的に
アクセスされる。したがって、レジスタは物理的にでは
なくて論理的にアドレスされる。適切である場合にはレ
ジスタは個々に（ｂｙｔｅｇｒａｎｕｌａｒｉｔｙ）　
　指定される。命令は、半語オペランドおよび語オペラ
ンドが適切な境界上に配置されると仮定する。

レジスタセットポインタ（Ｒｅｇｌｓｔｅｒ　ｓｅｔ　
ｐｏｉｎｔｅｒｓ）次に第２図を参照する。物理的レジ
スタセットアドレスをタスクのレジスタセットポインタ
の１つにロードすることにより、レジスタセットを動的
または静的にタスクへ割当てることができる。

レジスタセットポインタは論理的アドレス（命令中で用
いられる）と物理的レジスタセットアドレスの間でマツ
ピングを行う機構を構成する。各タスクは８個のレジス
タセットポインタを有する。

それらのポインタはローカル空間内でアクセスできる。

それらの書式（フォーマット）が第２図に示されている
。１番下の６個のビットは（０〜６）は第１図のレジス
タファイル１６内のレジスタセットの物理的アドレスを
含む。１番上の３つのビット（６〜８）はアクセス制御
のために用いられる。

シーケンサ（第１図の１２または１４）がレジスタセッ
トで動作している問題を有していた時に誤υビットがセ
ットされる。たとえば、ローカルバスシーケンサ１４が
１６バイトヲレジスＪセツトにロードするものと仮定さ
れ、何らかの理由で９バイトだけをロードできるものと
すると、シーケンサは誤シビットをセットしてからレジ
スタセットを宛先のタスクへ送る。誤シビットがセット
されたレジスタセットをタスクがあるレジスタセットを
アクセスしようとしているものとすると、ハードウェア
がコンテキストレベルの誤りを生ずる。

妥当（ｖａｌｉｄ）ビットは、レジスタセットポインタ
が妥当ビットなアドレスを含み、後で説明する除外機構
（ｅｘｃｌｕｓｉｏｎ　ｍｅｃｈａｎｉｓｍ）において
も用いられる。

妥当ビットがセットされていないレジスタセットをアク
セスすることをタスクが試みる時にブロックビットがセ
ットされる。このビットは、どのレジスタセットにタス
クがブロックされているかを・・−ドウエアに指示する
。ブロックされたレジスタセットポインタが更新され、
妥当ビットがセットされると、そのレジスタセットのた
めのブロックビットがセットされるならばそのタスクは
ブロックを解除される。

ＭＯ■ＰＯＩＮＴＥＲ命令によシレジスタセットポイン
タをロードし、格納することができるようにする。この
命令は、メツセージをベースとするレジスタセットのパ
ッシングを行う時に主として用いられる。

レジスタセットロッキング（Ｒｅｇｉｓｔｅｒ　ｓｅｔ
　ｌｏｃｋｉｎｇ）この明細書においては用語「タスク
」と「サーバー」をないまぜにして使用するものとする
。

「サーバー」はレジスタセットに作用する［エージェン
ト（ａｇｅｎｔ）　Ｊとここでは定義する。サーバーは
８個のタスクの１つまたはバスシーケンサとすることが
できる。

妥当ビットがリセットされているレジスタセットボイ／
りを介してレジスタセットをアクセスしようと試みるど
のサーバーもブロックする。この機構は、それ自体の間
でレジスタセットを通すタスクに対するレジスタセット
のアクセスを制御するために設けられる。

１つのタスクから別のタスクへレジスタセットを論理的
に送る命令によシ妥当ビットはセットされ、リセットさ
れる。送シ手の側のタスクのレジスタセットポインタ妥
当ビットはリセットされ、宛先のタスクのレジスタセッ
トポインタ妥当ビットはセットされる。妥当ビットはＡ
ＣＣＥＳＳ命令によってもリセットされ、バスシーケン
サからのレジスタセット応答によってセットされて、Ｅ
Ｕとシーケンサの間でレジスタセット同期を行う。

スタックオペレーション（Ｓｔａｃｋ　０ｐｅｒａｔｉ
ｏｎｓ）ハードウェアは８個の各タスク（０〜７）に対
するスタックをサポートする。スタックはタスクの論理
レジスタ空間内に配置される。スタックは、タスクのタ
スクファイル１／ジスタ２５内に配置されているスタッ
クポインタを介してアクセスされる。タスクファイルレ
ジスメについては前記未決の米国特許出願ＳＮ　９２１
３１３に詳しく記載されている。スタックポインタは、
レジスタファイル中の半語を指す論理アドレスを含む。

スタックにおけるあらゆるエントリイは半語である。呼
出し命令が実行されると、スタックポインタは減少させ
られ、プログラムカウンタ（ｐｃ）がそのスタックに押
しめげられる。復帰が起るとスタックポインタは増加さ
せられる。スタックはタスクの全論理的１／ジスタ空間
にわたって及ぶことができる。ポインタが論理的アドレ
スの範囲をこえて増加または減少させられたとすると、
スタックはタスクの論理的空間内でラップアラウンドす
る。

スタックは、誤シハンドラーアドレスのよりな１６ビツ
ト値を保持する九めに使用できる。Ｐｕ５ｈ命令とＰｏ
ｐ命令がレジスタファイルとスタックの間でデータを動
かして、スタックボイ／りを適切に更新する。

典型的には、タスクのレジスタ空間の高い方の端部（す
なわち、論理的レジスタセット７の最後の半Ｎ）を指す
念めにスタックポインタは初期設定される。

スタックアーキテクチャには、呼出しスタックのトップ
エントリイの内容のコピーを含むスタックの１番上のレ
ジスタが含まれる。このレジスタはスタックに対するキ
ャッシュとして作用する復帰命令の性能を最適にする。

命令セットアーキテクチャ（Ｉｎｓｔｒｕｅｔｉｏｎ　
５ｅｔＡｒｃｈｉｔｅｃｔｕｒｅ） 命令のＥＵ上セツト下記の群に区分される。

−一レジスタオペレーション命令 一一流れ制御命令 ｍ−メモリおよびＩ／Ｏアクセス命令 −一タスク制御命令 ｍ−タスク間通信命令 ｍ−その他の命令 これら命令群について以下に説明する。

−レジスタオペレーション命令（Ｒｅｇｌｓｔｅｒ　０
ｐｅｒａｔｉｏｎＩｎｓｔｒｕｃｔｉｏｎｓ）” レジスタオペレーション命令はレジスタオペランドの取
扱いにおいてＡＬＵ２２を用いる全ての命令を含む。そ
れらの命令はソースオペランドと宛先オペランドでオペ
レーションを行い、結果を宛先に置く。全てのオペレー
ションは８ビツト量、１６ビツト量および３２ビツト５
で実行できる。

算術演Ｗ、　（ＡＲＩＴＩＩＮＥＴＩＣＯＰ）・・・・
・この命令はそれのオペランドに対して算術演算を実行
する。それらの演算には加算、減算、乗算、比、左桁移
動および右桁移動が含まれる。はとんどの演算は符号付
きまたは符号無しの算術設定フラッグまたは算術非設定
フラッグを用いて実行できる。

論理演算（ＬＯＧＩＣＡＬ　ＯＰ）・・・・・この命令
はそれのオペランドに対して論理演算を行う。それらの
演算にはＡＮＤ　、　ＯＲ、ＸＯＲ等が含まれる。

ビット演算（ＢＩＴ　ＯＰ）・・・・・　この命令は２
つの機能を行う。第１の機能は任意の種類のオペランド
内の任意の１つのビットをテストし、セットし、クリヤ
する性能である。第２の機能はビットに対して分割でき
ないテストおよびセット動作を行い、したがって臨界領
域を実現する２進セマフオを与える性能である。

回転（ＲＯＴＡＴＥ）・・・・・この命令は３２ビツト
宛先オペランドを希望のビット位置数だけ回転させる。

ソースオペランドはビット位置の数を含み、命令は左回
転と右回転を指定する。

ロードリテラル（ＬＯＡＤ　ＬＩＴＥＲＡＬ）・・・・
・この命令は１６ビツトまたは３２ビツト宛先オペラン
ドに１６ビツト値をロードする。

″流れ制御命令（Ｆｌｏｗ　Ｃｏｎｔｒｏｌ　Ｉｎ５ｔ
ｒｕｃｔｉｏｎｓ）”流れ制御命令は命令の流れを分岐
させる命令である。

分岐および呼出しくＢＲＡＮＣＨａｎｄＣＡＬＬ）・・
・・・それらの命令の目標アドレスがその命令中に符号
化される。分岐または呼出しは条件付きであるように指
定でき、その場合にはオペレーションフラッグが適正に
セットされた時のみ分岐が行われる。

呼出し命令は復帰アドレスをタスクの呼出しスタックに
ブツシュオンもさせる。

ケース（ＣＡＳＥ　）・・・・・この命令の目標アト１
／スは実行時に計算される。この命令はベースアト１／
スを含み、オペランドがそのアドレスからのオフセット
を指定する。ケース命令は常に分岐をとる。

復帰（ＲＥＴＵＲＮ）・・・・・この命令はタスクの呼
出しスタックの１番上に含まれているアドレスまで分岐
させる。復帰命令は呼出しスタックをポツプする。

デバッグからの復帰・・・・・この命令は、復帰が実行
された時にＩＣＥモードがリセットされることを除き、
復帰命令と同じである。

例外（ＥＸＣＥＰＴＩＯＮ）　　・・・・・この命令は
ｃｐの例外機構をインボークするために用いられる。タ
スクはこの命令を用いてコンテキストレベル例外を上げ
ることができる。この命令はタスクをソフトウェアが定
めた誤シ分岐アドレスへ分岐させる。誤シハンドラーへ
の分岐は呼出しとして実現されるから、復帰アドレスを
呼出しスタックにブツシュオンする。

デバッグブレーク（ＤＥＢＵＧ　ＢＲＥＡＫ）・・・・
・この命令はＩＣＥモードに入るためのプログラマのや
り方である。この命令は条件付きと無条件の２つのモー
ドを有する。無条件デバッグブレークは常にプロセッサ
レベルを誤シにし、ＣＰはＩＣＥモードに入る。条件付
デバッグブレーキは、　ＴＲＡＣＫ　ＥＮＡＢＬＥフラ
ッグがセットされた時に、ＣＰをＩＣＥモードに入らせ
る。

″ＡＣＣＥＳＳ命令°′ タスクは、それのレジスタファイルとメモリの間で（ロ
ーカルバスまたはＩ／Ｏバスを介して）、データをＡＣ
ＣＥＳＳ命令を用いて動かす。この命令は１〜１６バイ
トのデータを動かす。送る方のタスクハ、オペレーショ
ンが終った時にどのタスクに通知すべきかを指定できる
。宛先タスクは、レジスタセットを基にした同期または
メツセージを基にした同期を用いて通知できる。

ＡＣＣＥＳＳ命令の供給の変化（ｓｕｐｐｌｙ　ｖａｒ
ｉａｎｔ）が、Ｉ／Ｏ側を動くブロックのために用いら
れる。

ＡＣＣＥＳＳ命令の定義 書式：一一一一一一一一一−−−−−−−−−−−一一
一−−−−−−−−−−−８−−ＭＬＰＩＳＳＳＳＳＳ
ＳＩＤＤＤＤＤＤＤフィールド記述： Ｉ　ＤＤＤＤＤＤ　　　−フル語パラメータｒｅｇ、、
整列された語 ｌ５ＳＳＳＳＳ　　　−８ビットリテラル変位またはレ
ジスタに含まれるフル語変位 Ｌ　　　　　−リテラル変位を示す Ｐ　　　　　−物理的アドレッシングを示す（アドレス
計算なし）：物理アドレス として変位オペランドが用いられ、 パラメータレジスタのＢＢＢＢＢ　フ ィールドが無視される Ｍ　　　　　一応答の種類−レジスタはマツノくをセッ
トしく０）、またはマイクロボ ー十をセットする（１）。このビッ トはローカルバスに対するアクセ スに対して無視される。

Ｓ　　　　　−供給命令（ａｕｐｐｌｙ　１ｎｓｔｒｕ
ｃｔｉｏｎ）を示す（１＝供給、０−アクセス）。

供給はＩ／Ｏ側に対するアクセスに 対してのみ用いることができる。

Ｓがアサートされるものとすると Ｐ、Ｌもアサートせねばならない。

パラメータレジスタ書式：一一一−−−−−−−−−−
−−−−一一一一一一−−−−−−−−−■１４）りｉ
！’ｌＲＲＢＢＢＢｍ ＥＥＥＥ　　　　−バスシーケンサチャネル（０〜９は
１掬パスチャネル、１４〜１５は ローカルバスチャネル） ＭＦＦＦＲＲＲ−応答を受けるレジスタセットに対する
論理ポインタ（ＭＦＦＦ　＝フレ ームｌｄ（Ｍ−０は私のタスクを意味 する）。ＲＲＲ＝レジスタセット） ＢＢＢＢＢ　　　　−ベースアドレスを含むレジスタ語
に対するポインタ ＬＬＬＬ　　　　−アクセスの長さく＃ノ（イト−１）
ＣＣＣＣ−５ｐｅｃビツトまたは指令ビットＡＡＡＡＡ
ＡＡ　　　−現在のタスクフレーム中のデータブロック
の論理アドレス（第１の バイトのアドレス） ローカルバスアクセスｇｐｅｅビットは下記のようにし
て符号化される。

ＣＷＰ　Ｒオペレーション −／Ｏ０書込み −０００読出し −／Ｏ１ＲＦ＃書込み −００１ＲＭＷ読出し −１／Ｏブリフェッチ書込み（ブリフェッチ設定）−０
／Ｏプリフェッチ続出し １−−一　　　　上記のいずれか、キャ７ユ可能／Ｏ１
１　　　要求解除 Ｃ−キャッシュ可能−これは、言及されているデータを
ＣＰの外部のキャッシュ内に配置できることを示す。

Ｗ−書込み。

Ｐ−ブリフェッチ−これは、ノくス拡張器ユニット（Ｂ
ＸＵ）　　（またはＣＰＵの外部の他の部品）のブリフ
ェッチチャネルを与えるノくス拡張器ユニットのブリフ
ェッチチャネルを使用できることを示す。

Ｒ−ＲＭＷ−読出し修正書込み。

工ん指令ビットの符号化は、与えられたＶＯパス・アプ
リケーションに対して、Ｉ／ＯシーケンサＰＬＡのプロ
グラマにより定められる。

ＡＣＣＥＳＳＣＣ上指定されたバスシーケンサユニット
に要求させ、それによシＣＰと、付属されたバス上のエ
ージェントの間に要求／応答チャネルを作成する。レジ
スタファイル中のデータブロックの場所と長さが、ＡＣ
ＣＥＳＳＣＣ上パラメータレジスタ中に示される。デー
タブロック場所は論理レジスタアト１／スであって、ハ
ードウェアによシ物理的アドレスに翻訳されてからバス
シーケンサへ送られる。

それが翻訳されると、レジスタセットマツパ−中の論理
レジスタセットポインタ２４が無効にされる。というの
は、バスシーケンサは今はレジスタセットを制御するか
らである。パラメータレジスタはＩ７ジスタフアイル中
のペースレジスタのアドレスモ含む。ベースはペース／
オフセット・アドレッシングのために用いられ、メモリ
中のどのページすなわちセグメントをアドレスすべきか
を示す。パラメータレジスタのインデックスフィールド
は！功す−ビス表２７″！！たはＬＢシーケンサ中への
インデックスであって、Ｉ／Ｏバス上の利用できる／Ｏ
個のＩＡチャネルの１つ、またはローカルバス上の３つ
のシステムメモリチャネルを示す。

ＥＥＦ、Ｅフィールドは下記のようにして符号される。

ＥＥＥ ００００　　Ｉ淘す−ビス表０行 ／Ｏ０１　　Ｉルサービス表９行 ／Ｏ／Ｏ　　潜在的なＩＡＣチャネル ／Ｏ１１留保 １１〇−留保 １１／Ｏ　　　ＬＢシーケンサ（システムメモリ、キャ
ッシュ可能）１１１１　　　ＬＢシーケンサ（システム
メモリ）アトＬ／ス変位（ｄｌｓｐｌａｃｅｍｅｎｔ）
はｌ５ＳＳＳＳＳ　　レジスタ内に配置され、またはそ
れは命令（Ｉｓｓｓｓｓｓｘ）中に含まれている８ビツ
トリテラルである。その変位は、物理的アドレスを得る
ためにセグメントのベース（語アドレスＢＢＢＢＢでレ
ジスタファイルから得た）に加えられる。パラメータレ
ジスタ中のＣＣＣＣフィールドは実行すべきアクセスオ
ペレーションの種類（読出し、書込み、ｒｆｆｌＷ等）
を一層十分に指定する。

パラメータレジスタは応答と、応答で妥当にされる論理
レジスタセット（その受けるタスクに属する）を受ける
タスクのフレームＩＤと、指定されたデータも含む。

２種類の応答機構をプログラマは利用できる。

一方の機構が物理的データポインタを応答タスクノ指定
された論理レジスタセットポインタに書込むと同時に、
そのポインタを妥当にする。この［レジスタセットマツ
パ−への応答ｊ　機？１１については以下に説明する。

応答データの物理レジスタアドレスが、応答タスクの指
定された論理レジスタセットポインタに明確に書込まれ
る。指定された応答タスクがレジスタセットへのフルア
クセスが与えられるように妥当にされる。したがって、
レジスタセットの制御を、アクセスを求めたタスクから
、アクセスが行われた時にレジスタセットに対する他の
処理を実行する別のタスクへ送ることができる。このよ
うにして、各タスクがレジスタセット内のデータを取扱
い、それからそのデータをバスシーケンサまたは別のタ
スクへ送るように、タスクのパイプラインを構成できる
。

シーケンサが誤シその他の異常な状態に遭遇すると、レ
ジスタセットポインタの誤シビットが応答の一部として
アサートされる。

第２の応答機構は応答メツセージを示された応答タスク
のマイクロボートへ送シ、メツセージを引渡すことがで
きるようになるまで、バスシーケンサにむけるメツセー
ジをバック了する。引渡されたメツセージは物理的デー
タアドレスと論理しジスタセットアドレスを含む。

マイクロボートへ送られた応答メツセージは第３図に示
すようにして書式化される。

最初の応答計画で利用できる同じタスクパイプライン機
構をここでも利用できる。パイプラインが実現できない
とすると、現在のタスクを（ＭＦ’ＦＦ＝０・・・・・
にセットすることによシ）応答タスクとしてもちろん指
定でき、その場合には応答論理レジスタセットは論理デ
ータポインタにおけるのと同じであると仮定される（　
ＡＡＡＡＡＡＡ　）。いいかえると、パラメータレジス
タのＦＦＦフィールドとＲＲＲフィールドは、Ｍ−０で
あれば、無視される。

ＡＣＣＥＳＳ命令の特殊なバージョンが、レジスタセッ
トをｖＯサービス表テライン単に供給するアクセスのた
めに実現され、アドレス計算（「供給レジスタセット」
アクセス）を必要としない。このバージョンは命令中の
「Ｓ」ビット（供給変形（ｓｕｐｐｌｙ　ｖａｒｉａｎ
ｔ）　　Ｋよシ指示される。それは、ペースレジス３ま
たはどのようなアドレス計算もなしに実行される。

ＡＣＣＥＳＳ命令の「Ｐ」ビットによシ簡単な物理的ア
ドレッシングが可能にされる。可能にされると、ペース
／オフセット計算は実行されない。その代シに、物理的
アドレスは変位オペランドから直接とられる。

ＡＣＣＥＳＳ命令が実行される時は、レジスタセットの
境界を横切る試みは検出されない。しかし、ハードウェ
アはレジスタセット境界を横切らず、レジスタセット内
をラップアラウンドする。

命令またはパラメータレジスタを介してアクセスされた
誤シレジスタセットは命令を誤らせる。

誤ったＩ／Ｏ表ラインは供給命令を誤らせる。

無効（ｉｎｖａｌｉｄ）のレジスタセットはタスクをブ
ロックする。また、指定されたサービス表エントリイま
たはＬＢババス列が一杯であれば現在のタスクがブロッ
クする。ラインまたは行列を利用できるようになると、
タスクはブロックを解除され、実行はＡＣＣＥＳＳ命令
を再びとる。

ＡＣＣＥＳＳ命令の「供給レジスタセット」の態様がセ
ットされたとすると、アドレスは供給する必要は危い。

変位とパラメータレジスタの少くとも一方における間接
的なやシ方で余分のサイクルが１つ加えられることにな
る。ローカルバスの仲裁のために任意の数の付加サイク
ルを送るととができる。そのローカルバスはアクセス要
求ヲバスシーケンサへ送る。その仲裁が必要な理由は、
非同期事象もバスで送られるからである（すなわち、ア
クセス応答）。

“タスク制御命令（Ｔａｓｋ　Ｃｏｎｔｒｏｌ　Ｉｎ５
ｔｒｕｃｔｌｏｎｓ）”タスク制御命令によりタスクの
状態の点検および制御を行える。

セット状態（ＳＥＴ　５ＴＡＴＵＳ）・・・・・この命
令によシ、タスクフレーム中のスケジュール可能なビッ
トと誤シモードピットをセットまたはリセットできる。

オペレーションが誤りモードビットをセットしたとする
と、選択され之タスクはソフトウェアにより生じさせら
れた誤り分岐アドレスへの分岐も行う。

発信命令と受信命令によりタスク自体の間の通信を行う
ことができるようにされる。メツセージをマイクロボー
トへ送ることによ多通信は行われる。

他の命令” 次に、他の命令について簡単に説明する。

Ｎ０Ｐ−ＮＯＰ・・・・・・・・・この命令はオペレー
ションの実行と、状態の変更を行わない。この命令は１
サイクルで常に実行する。

ＰＵＳＴ（・・・・・この命令は値分スタック上にブツ
シュする。値ハレジスタファイルからのリテラル値また
は１６ビツト値とすることができる。

ＰＯＰ・・・・・この命令はスタックからのトップエン
トリイをポツプする。

ＡＣＣＥＳＳ　ＴＡＧＳ　　・・・・・この命令はレジ
スタファイル中のタグビットを取扱うために用いられる
。レジスタセット中の４個のタグビット（すなわち、レ
ジスタセット中の４語の３３番目のビット）を、命令で
指定されているバイトから（へ）ロード（すなわち格納
）できる。

ＴＩＭＥＲＯＰ・・・・・タイマＯＰ命令はタスクのタ
イマの動作を制御する。この命令はタイマのローディン
グ、スタート、ストップおよび格納の諸機能を行う。こ
の命令は、タイマが時間切れとなるまで、（希望によっ
て）タスクをブロックさせることもできる。

ＭＯＶＥＰＯＩＮＴＥＲ・・・・・この命令はタスクの
レジスタセットポインタとレジスタファイルの間でデー
タを動かす。この命令はメツセージを基にした同期にお
いて主として用いられる。

ＡＣＣＥＳＳ　ＬＯＣＡＬ・・・・・この命令によシブ
凸グラマは相互接続およびローカルレジスタ空間に対し
てアクセスできる。この命令によりローカルレジスタと
レジスタファイルの間でデータを動かすことができる。

ＴＥＳＴ　ＲＥＳＯＵＲＥ・・・・・この命令はバイト
中の最上位の１のインデックスを見つける。そのバイト
で実行される「テストリソース」は最初に利用できるリ
ソースに対応する値を戻す。それはリソース割当にとっ
て有用である。その場合にはバイト中のビットはあるリ
ソースを利用できることを意味する。

ＬＯＡＤ　ＣＡＣＴ（Ｅ・・・・・この命令によりキャ
ッシュ中のラインをプレロードできるようにされる。プ
ログラマはキャッシュ内にあるべきアドレスを指定し、
そのアドレスを含むラインが７エツチされる。

指定されたアドレスを含むラインは希望によりロックで
き、またはロックを解除できる。

ＲＥＡＤ　ｌＮ５ＴＲＵＣＴＩＯＮ　　・・・・・この
命令は命令をレジスタファイルにロードさせる。プログ
ラマは命令アドレスおよび３２ビツト宛先レジスタを指
定し、そのアドレスにおける命令がレジスタファイル中
に置かれる。これによｆｉ、ＲＯＭおよびキャッシュ内
の命令および外部命令が取扱われる。こｉｔは部品のテ
ストに有用である。

アドレッシングモード はとんどのＣＰ命令はソースと宛先の２つのオペランド
を持つように構成される。全てのオペランドは１／ジス
タフアイルから来る。全てのレジスタオペランドは間接
的にアクセスでき°る。

命令はｌ５ＳＳＳＳＳＳまたはＩＤＤＤＤＤＤＤ　　の
形であるオペランド指定子を含む。それらのオペランド
指定子は、リテラル、直接リテラルまたは間接リテラル
の３つのやシ方のうちの１つでオペランドを参照できる
。命令がリテラルオペランドを指定したとすると、オペ
ランド指定子は８ビツトリテラルとして用いられる。

直接オペランドはＩ−０を有し、フィールドの残シバ論
理アドレスとして解される。語寸法のオペランド（４バ
イト）を用いる命令は、０に等しいオペランド指定子の
１番下の２ビツトを持たなければならない。半語オペラ
ンドはＯに等しい１番下のビットを有しなければならな
い。

命令が間接オペランドＩ−１を有する時は、命令中のオ
ペランドは、オペランドの論理アドレスであるレジスタ
ファイル中の半語を指す。レジスタファイル中の論理ア
ドレスの書式を第４図に示す。

フル語オペランドを使用するだけである成る命令は、半
語ポインタである間接アドレスを許すから、形がｌ５Ｓ
ＳＳＳＯＯではなくてｌ５ＳＳＳＳＳＯであるオペラン
ド指定子を有する。

間接的に用いられる論理アドレスは、Ｍビット（第４図
に示されているビット７）が１であると、整列させられ
た半語で常になければ々らない。Ｍビットが０であれば
半語の上半分は無視され、現在のタスクのレジスタセッ
トポインタが用いられる。その他の場合には、アドレス
を分解する時にどのタスクのレジスタセットポインタを
用いるかをＦＦＦビットは示す。ＲＲＲビットはどのレ
ジスタセットポインタを用いるかを示し、下の４ビツト
がレジスタセット内のバイトアドレスを与える。

命令キャッシュオペレーション ＼第１図に示さｒている命令キャッシュ２０は２５６個
の命令を保持する。その命令キャッシュは完全に関連す
るアートレスマツピングを行う。そのアドレスマツピン
グは３２個のアドレスブロックを有し、１ブロック当り
２ラインで、１ライン当シ４命令で６る。各命令は２８
ビット幅であるが、主メモリにおいては、各命令はＯが
先にくる３２ビット語で置かれる。

ＣＳメモリ中のセグメントとキャッシュの間の゛最初の
結合が行われた時は、命令千ヤツシュの管理はタスクに
とって明らかである。タスクがキャッシュミスを有する
と、命令を含んでいるラインがＣＳメモリからフェッチ
されるまでタスクはブロックされる。この時間中に他の
タスクを実行でキル。キャッシュラインがフェッチされ
るとタスクのブロックは解除される。

ブリフェッチ 「アドレスブロック内のタグされたブリフェッチ」 と呼ばれるやり方を用いてキャッシュラインはブリフェ
ッチされる。このことは、最初のラインがひとたびアク
セスされ九時に、アドレスブロック中の２番目のライン
が直ちにブリフェッチされることを意味する。

キャッシュ要求行列が一杯である時はグリフ１ツチは起
らない。

ラインロッキング ある用途の符号がキャッシュ内に完全にあって、それの
実行の前と実行中に常に利用できることをそれらの用途
が求めることがある。時間的に厳しい転送ループがそれ
の例である。

ＬＯＡＤ　ＣＡＣＨＥ命令によシプログラマは、特定の
命令を含んでいるラインをロードすること、および希望
によってはそれをキャッシュにロックすることができる
ようにされる。ラインを解除するために同じ命令が用い
られる。ロックされたラインは交換されない。

ローカルバスシーケンサおよヒＩ／Ｏバスシーケンサ 他の装置と通信するためにローカルバスシーケンサ（Ｌ
ＢＳ）１４とＩ／Ｏバスシーケンサ（ＩＯ８）１２の２
個のモジュールがある（第１図）。それらのバスシーケ
ンサによう計算サブシステＡ（Ｃ８）トＶＯサブシステ
ムとの通信が容易となる。

転送を行うために下記のステップが行われる（注：３番
目と４番目のステップは下記とは逆の順序で行うことも
できる）。

１、　　ＥＵはＡＣＣＥＳＳ命令を実行する。これによ
り１つのシーケンサに対して要求が発せられる。そのシ
ーケンサが要求を受けることができるまでタスクをブロ
ックできる。

２）　シーケンサは要求されたオペレーションを行う。

そうすると、データがレジスタファイルとの間で転送さ
れる結果となるのが普通である。

３゜終了をシーケンサが合図するまでブロックする命令
をタスクは実行する。このタスクはその要求を出したタ
スクのこともあれば、そうでないこともある。

４、　シーケンサはオペレーションの終了を合図する。

５、　タスクはロックを解除し、同期命令で実行を再開
する。

上記のＡＣＣＥＳＳ命令は、ｌ０８１２とＬＢＳ１４に
対して要求を行うＥＵの乗物である。第５図は典型的な
ＡＣＣＥＳＳ命令４０とパラメータレジスメ４２）およ
びシーケンサが必要とする情報がどのようにして発生さ
れるかを示すものである。ＡＣＣＥＳＳ命令は、ループ
／すがデータ転送を行えるように、必要な情報をいずれ
かのシーケンサへ与える。与えられる情報は下記の通シ
である。

−シーケンサ符号 一応答法 一供給変形（ＩＯ８に対してのみ） −長さ 一指令 一応答タスク 一応答レジスタセット 一物理アドレス（ＬＢＳに対して３２ビツト、ＩＯ８に
対して２４ビツト） 一データポインタ 「シーケンサ符号」は、どのシーケンサに対してアクセ
スが行われるかを知らせる。θ〜９の符号はＶＯササ−
ス表中のラインを指定する。符号１４．１５はＬＢＳに
対するものであって、下記に定義する。

「応答法」ビットは、要求の終了をどのようにして合図
するかをシーケンサに知らせる。「供給ピッ）　ＪはＩ
Ｏ８によってのみ用いられる（　ＩＢＳによつては無視
される）。アクセスがブロック転送の一部であることを
それはＩＯ８に知らせる。

「長さ」は、転送においてどれだけのバイトを動かすか
を知らせる。「指令」は、何をなすかを想定するかをシ
ーケンサに知らせる。「応答レジスタセット」は、応答
タスク中のどのレジスタセットに応答すべきかを知らせ
る。「物理的アドレス」は、転送が開始されるＣＰのい
ずれかの側の場所である。「データポインタ」は、デー
タの第１のバイトのレジスタファイル物理的アドレスで
ある。

上記情報はパラメータと、ＡＣＣＥＳＳ命令のフィール
ドとから発生される。その命令は、シーケンサにとって
必要な情報のいくらかを保持する３２ビツトパラメータ
レジスタに対するポインタを含む。

上記情報の初の６つの部分は命令またはパラメータレジ
スタから直接くる。パラメータレジスタ中の論理バイト
をとり、それをレジスタセットマツパ−を通って送って
、レジスタファイルの物理的アドレスを発生することに
よシデータポインタは発生される。

シーケンサが必要とする３２ビツトの物理的アドレスは
３種類のやシ方で発生できる。第５図は、３２ビツトア
ドレスに３２ピツトの変位を加えることにより物理的ア
ドレスが発生される様子を示す。変位レジスタに対する
ポインタは命令中にあり、ベースアドレスに対するポイ
ンタはパラメータレジスタ中にある。

３２ビット変位レジスタに対するポインタをリテラル値
として交互に用いることによシ物理的アドレスを発生す
ることもできる。このＢビットリテラル値は３２ビツト
ベースアドレスに加えられて、２５５ｔでの正のリテラ
ル変位を行えるように゛する。

第３のやシ方は直接物理的アドレッシングである。パラ
メータレジスタ中のベースポインタは無視され、変位レ
ジスタ中の３２ビツト値または８ビツトリテラルが物理
的アドレスとして用いられる。

物理的アドレスを発生するやり友はＡＣＣＥＳ　Ｓ命令
中のビットによシ選択される。あるシーケンサがアクセ
ス要求を受けることができないとすると、アクセス命令
はブロックし、シーケンサが要求を受けることができる
時に再び試みる。

ＡＣＣＥＳ　Ｓ命令は、タスクがシーケンサへ進むこと
を論理レジスタセットに常にロックさせる。これによシ
タスフとシーケンサが同時にレジスタセットで動作する
ことが阻止される。

ＥＵｍ期のためのバスシーケンサ バスシーケンサとＥＵの間の転送を同期させるのに、レ
ジスタセットロッキングとマイクロポートメツセージの
２つの方法がある。希望の方法の選択は、特定のバスオ
ペレーションのためのＡＣＣＥＳＳ命令を出すＥＵ符号
によシ行われる。供給変形は方法を変更できないから、
特定のデータ法がレジスタセットロッキングまたはマイ
クロポートメツセージを用いるか、両方とも用いない。

メツセージをベースとする同期 この方法を選択した時は、シーケンサはマイクロポート
メツセージを目標タスクへ送る。その目標タスクは、　
ＡＣＣＥＳＳ命令を実行するタスクにより指定される。

メツセージは第６図に示されているシーケンサ書式で送
られる。

メツセージは１６ビツト長であって、上位のビットは常
に０である。メツセージの下位バイトの下の６ピツトは
、転送に含まれてい友レジスタセットの物理的アドレス
を含む。レジスタセットの物理的アドレスの上のビット
（バイト中のど、ット６）は異常な終端ビットを含む。

シーケンサのオペレーションが異常に終らせられていれ
ば、そのビットはシーケンサによってセットされる。下
側バイトにおいてはトップのビット（ビット７）け常に
１である。次の４ビツト（８〜１１）はどのシーケンサ
チャネルからメツセージが来るかを識別する。次の３ビ
ツト（１２〜１４）は、シーク／すが応答レジスタセッ
トとして送られた値を含む。

プログラブがＡＣＣＥＳＳ命令を実行する時にそのプロ
グラマはこのフィールドの値を指定するから、応答レジ
スタセット以外の情報を希望によシ送ることができる。

メツセージはポインタを動かす命令に適合するように設
計される。その命令を受けた直後に置くことによシ、転
送にちょうど関与したレジスタセットを目標タスクの論
理空間内にマツプできる。

レジスタセットをペースとする同期 この種の同期が求められる時は、シーケンサは含まれて
いるレジスタセットの物理的アドレスを「応答タスク」
の「応答レジスタセット」ポインタに書込む。「応答レ
ジスタセット」と「応答タスク」は、要求が開始された
時に、シーケンサに対して指定される。それがレジスタ
セットポインタに書込むと、アクセスが異常に終ったの
であれば、それはそのポインタへの異常終了ビットのセ
ットも行う。全ての場合に、レジスタセットポインタは
それの妥当ビットを有する（すなわち、ｌ／レジスタセ
ットロックを解除される）。

ローカルバスシーケンサ ＣＰのシステム側との間の全ての通信および転送ハロー
カルバスシーケンサ（ＬＢＳ）を経由して行われる。こ
れはＥＵとキャッシュの両方で用いられる。

ＬＢＳ要求のキューイング ＥＵとキャッシュによるＬＢＳの使用を制御する機構は
いくつかある。

システムメモリに対するアクセス要求はＬＢＳによ多処
理される。それらの要求は低優先度の行列と、高優先度
の行列との２つの行列の一方に置かれる。プログラマは
、　ＡＣＣＥＳＳ命令を実行する時に、チャネル番号を
与えることによシいずれかの行列を指定する。低優先度
の行列（または低優先度行列？？）はチャネル１４であ
り、高優先度の行列はチャネル１５である。それらの各
行列は深゛さ２であり、それぞれの名称が意味するよう
に、高優先度の行列中のどの要求も低優先度行列の中の
要求よりも先にサービスされる。

アクセス要求以外に、ＬＢＳはキャッシュを満す要求も
取扱うから、他の２つの行列とは別のキャッシュ要求行
列も与える。キャッシュ行列の深さは３である。キャッ
シュ行列とアクセス行列の間のサービス順位はラウント
ロピンである、すなわち、アクセス要求行列からの要求
がサービスされ、それからキャッシュ行列からの要求が
サービスされ、次にアクセス行列からの要求が再びサー
ビスされる、等というようにしてサービスされる。

キャッシュから来る要求はキャッシュミスまたはライン
プリフェッチによシ発生される。要求がキャッシュから
くると、その要求はキャッシュ要求行列中に並べられる
。この行列の深さは３であって、各エントリイはキャッ
シュラインを満すために要求を保持できる。要求がキャ
ッシュミスによるものとすると、そのミスを生じたタス
クはブロックされ、それのキャッシュブロックされたビ
ットがセットされる。キャッシュ要求が終るとそのタス
クのブロックは解除される。

キャッシュ要求行列が一杯で、タスクがキャッシュミス
を経験したとすると、タスクはブロックされ、「キャッ
シュ行列がブロックされた」ビットがセットされる。い
ずれかキャッシュ行列が一杯にされたとすると、その行
列は利用できるようになって、ブロックされてスロット
を待っていた全てのタスクのブロックは解除される。そ
れから、並へられているキャッシュ要求を得るためにそ
のタスクは再びキャッシュミスを起させる。キャッシュ
要求行列が一杯であればブリフェッチは行われない。

データ整列制約 計算サブシステムメモリアクセスの実行にはいくつかの
制約がある。計算サブシステムメモリ空間内の１６バイ
ト境界を横切るメモリ要求は許されない。また、その要
求に関連する全てのデータは１つのレジスタセットから
来なければならず、または１つのレジスタセットに置か
なければならない。

ＬＢＳＪ−介して読出され、゛または書込まれる全ての
バイトは、それらのバイトがレジスタファイル内にある
時と同様に、メモリ内で整列せねばならない。このこと
は、メモリ内の物理的アドレスの下位２ビツトと、レジ
スタのアドレスの下位２ビツトが同じでなければならな
いことを意味する。

ＬＢＳおよびＡＣＣＥＳＳ命令 シーケンサ符号１４または１５を有するＡＣＣＥＳＳ命
令はＬＢＳへ送られる。１４は低優先度チャネルに対す
る符号であり、１５は高優先度チャネルに対する符号で
ある。

エージェント間通信（ＩＡＣ）受信 ＩＯ８は、ＣＰがＩＡＣを受けるととができるようにす
るために設定できる特殊なＩＡＣ要求線を有する。その
線は、ＩＡＣがいつ到達し、応答タスクにどのようにし
て応答するかについてどのタスクへ通知するか（常にタ
スク７）についての情報を含む。

ＩＡＣ要求腺は他のｒｏｓ線とは別であり、ＩＡＣピン
がトリガされた時にタスク７０マイクロボートに応答す
るためにハードワイヤされる。ＩＡＣチャネルは常にイ
ネイブルされ、かつ妥当である。

ＩＡＣが受けられると、タスクＴはそれのマイクロボー
トを介して通知される。

【図面の簡単な説明】

第１図は本発明が実施されているＩ／Ｏチャネルの機能
ブロック図、第２図はレジスタセットポインタを用いる
アドレス・インダイレクションを示す線図、第３図はマ
イクロケートへ与えられる応答メツセージの書式の線図
、第４図はレジスタファイル中の論理アドレスの書式の
線図、第５図はＡＣＣＥＳ　Ｓ命令オペレーションを示
す線図、第６図はシーケンサメツセージの書式の線図で
ある。 ／Ｏ・・・・実行装置、１４・・・・ローカルバスシー
ケンサ、１６・・・・レジスタファイル、１８・・・・
ＲＯＭ１２０・・・・命令キャッシュ、２２・・・・Ａ
Ｌυ。

Claims (6)

【特許請求の範囲】
1. （１）レジスタファイルと、Ｉ／Ｏバスシーケンサおよ
   びローカルシーケンサと、命令を復号する手段とを含む
   Ｉ／Ｏプロセッサであつて、前記命令の１つはＡＣＣＥ
   ＳＳ命令であり、そのＡＣＣＥＳＳ命令はいくつかのフ
   ィールドを有し、それらのフィールドの１つは、いくつ
   かのフィールドで構成されたパラメータレジスタに対す
   るポインタであるＩ／Ｏプロセッサに使用する実行装置
   において； 前記シーケンサの１つを識別するシーケンサ符号と、 アドレスすべきメモリ内の場所を識別する論理バイト手
   段と、 前記ＡＣＣＥＳＳ命令に対応する命令を受けることを命
   じられた、前記レジスタファイル中のレジスタセットに
   対する応答レジスタセットポインタと、データを受ける
   前記レジスタファイル内のデータブロックの場所と長さ
   を指定する長さ手段とを格納する位置を含む前記パラメ
   ータレジスタフィールドを格納する手段と； 前記パラメータレジスタに対する前記ポインタを格納す
   る手段を含む命令レジスタと、 を備えることを特徴とするＩ／Ｏプロセッサに使用する
   実行装置。
2. （２）特許請求の範囲第１項記載の装置であつて、前記
   論理バイトは妥当ビットを含み、前記Ｉ／Ｏプロセッサ
   は、前記レジスタファイルと前記実行装置へ接続された
   レジスタセットマッパーを更に含み、前記実行装置は、 データポインタを発生するために前記パラメータレジス
   タへ接続され、前記パラメータレジスタ中の前記論理バ
   イトをとり、その論理バイトを前記レジスタセットマッ
   パーを通じて送つてレジスタファイルの物理的アドレス
   を発生する手段と、前記バスシーケンサが対応するレジ
   スタセットを制御できるように、前記論理バイトの前記
   妥当ビットが前記レジスタセットマッパーにより翻訳さ
   れた時に前記妥当ビットをターンオフする手段と、 を更に備えることを特徴とする装置。
3. （３）特許請求の範囲第２項記載の装置であつて、前記
   実行装置は、 応答データの物理的レジスタアドレスを、前記パラメー
   タレジスタ内の前記応答レジスタセットポインタであつ
   て、応答タスクに対応する前記応答レジスタセットポイ
   ンタにより指定された論理レジスタセットポインタに書
   込む手段と、 前記指定された応答タスクが応答レジスタセットに対す
   るフルＡＣＣＥＳＳを与えられるように、前記論理ポイ
   ンタの妥当ビットをセットする手段と、を更に備えるこ
   とを特徴とする装置。
4. （４）特許請求の範囲第１項記載の装置であつて、前記
   論理バイトは妥当ビットとブロックビットを含み、前記
   実行装置は、 妥当ビットがセットされていないレジスタセットを前記
   ＡＣＣＥＳＳ命令がアクセスすることを試みるという条
   件で前記ブロックビットをセットする手段と、 前記ＡＣＣＥＳＳ命令を実行しているタスクが、ブロッ
   クビットと妥当ビットがセットされているレジスタセッ
   トをアクセスすることを試みるという条件で前記ブロッ
   クビットをリセットする手段と、を更に備えることを特
   徴とする装置。
5. （５）特許請求の範囲第１項記載の装置であつて、前記
   Ｉ／Ｏバスシーケンサはハードワイヤされたインターエ
   イジェント通信（ＩＡＣ）要求線を含み、どのシーケン
   サに対してアクセスが行われるかを指定する前記シーケ
   ンサ符号は前記ＩＡＣのシーケンサ符号であり、前記シ
   ーケンサ符号は所定の数（符号アクセス）にセットされ
   、 前記ＩＡＣ線は、ＩＡＣが到達した時を知らせるタスク
   について、および応答タスクにどのようにして応答する
   かについての情報を含み、その情報は「行われたビット
   」を含み、 前記ＩＡＣ線の前記「行われた」ビットを読出し、およ
   び書込むための手段と、 通知が完了するまで前記線を「行われた」としてマーク
   する手段を含み、応答タスクを通知する手段と、 を含むことを特徴とする装置。
6. （６）Ｉ／Ｏサービス表とローカルバスシーケンサを含
   むＩ／Ｏシーケンサへ接続されて、そのＩ／Ｏシーケン
   サを制御する実行装置において、（前記Ｉ／Ｏシーケン
   サがそのＩ／Ｏシーケンサに接続されているＩ／Ｏバス
   を介してデータ転送を行うことができるように）前記Ｉ
   ／Ｏシーケンサへ必要な情報を与え、または（前記ロー
   カルバスシーケンサがそのローカルバスシーケンサへ接
   続されているローカルバスを介してデータ転送を行うこ
   とができるように）前記ローカルバスシーケンサへ必要
   な情報をＡＣＣＥＳＳ命令が与える前記実行装置におい
   て、前記与えられる情報は、 どのシーケンサに対してアクセスが行われるかを示すシ
   ーケンサ符号と、 前記Ｉ／Ｏサービス表内の線または前記ローカルバス上
   のメモリチャネルを指定する符号と、要求の終了をどの
   ようにして信号するかをシーケンサに指定する応答法ビ
   ットと、 アクセスがブロック転送の一部であることを前記Ｉ／Ｏ
   シーケンサに指示する供給ビットと、転送において動か
   すバイトの数を指定する長さフィールドと、 実行すべきオペレーションをシーケンサに知らせる指令
   フィールドと、 応答すべきタスクを指定する応答タスクフィールドと、 応答タスク中のどのレジスタセットに応答すべきかを指
   定する応答レジスタセットフィールドと、転送が始まる
   場所を指定する物理的アドレスと、データの最初のバイ
   トのレジスタフィールド物理的アドレスを指すデータポ
   インタと、 を含み、前記命令は、シーケンサにとつて必要な情報の
   いくらかを保持するパラメータレジスタに対するポイン
   タを含むことを特徴とする装置。