JP2741594B2 - Ｉ／ｏプロセツサ用の実行装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関するものであり、更に詳
しくいえば計算サブシステムとI/Oサブシステムの間の
データの流れを制御する命令を実行する装置に関するも
のである。 〔背景技術およびその問題点〕 未決の米国特許出願SN921,313は、２種類のバスをど
のようにして結合するかという基本的なI/O問題を取扱
つている。I/Oバスにおいては、種々の周辺装置により
発生されたある範囲のデータ速度を有する種々の装置が
バスにより取扱われる。ある種の装置では、忙しくない
期間の後で非常に忙しい期間が続き、忙しくない期間と
非常に忙しい期間の間の移り変わりが急であるという問
題も生じている。その問題は、プロセツサバスシーケン
サと、I/Oバスシーケンサ、実行装置とを設けることに
より解決される。それらのプロセツサバスシーケンサと
I/Oバスシーケンサおよび実行装置は非同期で動作し、
共通のレジスタフアイルメモリを用いる。 未決の米国特許出願SN046,633は、I/Oバスシーケンサ
についてのものである。I/OバスシーケンサはI/Oバスと
レジスタフアイルへ接続される。レジスタは一様にアド
レスされ、実行装置とシステムバスシーケンサおよびI/
Oバスシーケンサにより共用されるようになつている。
レジスタフアイルは複数のマルチポートレジスタセツト
で構成される。 本発明は、前記米国特許出願に記載されている装置の
残りを制御する実行装置に関するものである。最近のVL
SI技術においては、高い性能を達成するために考慮せね
ばならないクロツク速度と、チツプ面積と、消費電力と
が制限されている。それらの制限は、装置を並列に設計
することにより対処でき、実行装置の場合には、このこ
とはいくつかのタスクを１度に取扱う能力を意味する。 〔目 的〕 したがつて、本発明の目的は、マルチタクス動作を支
持する実行装置を得ることによりI/Oチヤネルプロセツ
サにおける並列構成を達成することである。 〔問題点を解決するたの手段〕 簡単にいえば、この目的は、プロセツサで実行されて
いるタスクの間をレジスタセツト記述子をメツセージの
形で通すことにより、それらのタスクの間にレジスタセ
ツトを割当てる手段を有するプログラムされたプロセツ
サを含む実行装置を設けることにより本発明に従つて達
成される。 本発明の１つの面に従つて、タスクがレジスタセツト
（バツフア）をサーバーの間で通せるようにするために
レジスタセツトロツキングが設けられる。サーバーは複
数のタクスまたはバスシーケンスの１つとすることがで
き、あるサーバーはレジスタセツトに使用するエージエ
ントである。 レジスタフアイルをレジスタセツトに区分することに
より各タクスがいくつかのセツトを持つことができると
いう利点を本発明は有する。そうすると、あるセツトは
プライベート状態のデータを含むことができ、かつある
特定のタスクに常に割当てられ、他のセツトはバツフア
またはメツセージとして使用でき、かつタスクの間を通
すことができる。 レジスタセツトロツキングは、マルチタスクが同じレ
ジスタセツトを同時に取扱うことができないようにしな
がら、タスクがレジスタセツトを共用できる（たとえば
パイプラインされたアルゴリズムのために）という利点
を有する。 〔実施例〕 以下、図面を参照して本発明を詳しく説明する。 実行装置〔Execution Unit（EU）〕 まず第１図を参照する。実行装置10は、チヤネルプロ
セツサ（CP）を通じてのデータの転送を管理するプログ
ラムを実行する。実行装置はマルチタスクを行う。この
マルチタクスはデータ転送の制御と、ローカルバス上の
計算サブシステム（CS）およびI/Oバス上のI/Oサブシス
テムに対するインターフエイス動作のような背景機能と
を簡単にする。 アドレス空間〔Address Spaces〕 EUは５つのローカルアドレス空間、すなわち、命令空
間と、全体的なレジスタ空間と、CSデータ空間と、I/O
空間と、ローカルレジスタ空間とを有する。 命令空間〔Instruction Space〕 EUの命令空間は64K命令である。下側部分の1.5Kはオ
ンチツプROMであつて、CPの核を構成する共通の副機能
を含む。上側の部分は場所1.5Kから64Kまで拡がり、CS
メモリから動的にキヤツシユされる。 全てのタスクは同じ64K命令空間に共用する。物理的
にはCPはCSメモリ内にロツクされる１つの固定された命
令領域を有する。全てのタスクの符号はその領域の内側
になければならない。その領域はCSメモリのアドレス空
間内の4Kバイト境界に位置する。固定された符号の場所
はシステムメモリ内のCPへ与えられる。 全体的なレジスタ空間〔General register space〕 各タスクはそれの全体的なレジスタ空間内の32個の33
ビツトの全体的レジスタ（33番目のビツトはタグ用であ
る）までアクセスできる。その空間はレジスタセツトと
呼ばれる８個の４語群に編成される。各レジスタセツト
はレジスタセツトポインタ（第２図）を介して間接的に
アクセスされる。全体的なレジスタ空間のデータはバイ
ト、半語（16ビツト）または語として取扱うことがで
き、全てのデータはそれの自然の境界上に整列せねばな
らない。 CSデータ空間〔CS data space〕 計算サブシステム（CS）データ空間は４ギガバイト長
までとすることができる。その空間はACCESS命令により
アクセスできる。そのACCESS命令は物理的アドレスを構
成するためにレジスタフアイル16内のエントリイを用い
る。ACCESS命令は全体的レジスタとCSメモリの間のデー
タ転送を行う。 I/O空間〔I/O space〕 CPのI/Oバス側のアドレス空間は直線的にアドレスで
き、16メガバイト長までの大きさとすることができる。
アドレス空間はACCESS命令を用いてアクセスすることも
できる。この命令はアドレス計算のためにレジスタフア
イル内のレジスタを用い、全体的なレジスタとI/O装置
の間でデータ転送を行う。 ローカルレジスタ空間〔Local register space〕 ローカルアドレス空間により、 −−マイクロコード、たとえば命令キヤツシユのアドレ
ス表エントリイにより通常はアクセスされない特殊なCP
レジスタと、 −−別のやり方ではアクセスできないCP格納領域、たと
えばタスクフレームレジスタと、 を含めたいくつかの種類の記憶装置のアクセスを行う。 ローカルアドレス空間内のレジスタはACCESS LOCAL命
令を用いてアクセスされる。 レジスタフアイル〔Register File〕 CPはレジスタファイルに含まれている１組のオンチッ
プ汎用レジスタを有する。レジスタファイル16は128個
の33ビット場所を含むRAMである。それらの128個のレジ
スタは32個の４語レジスタセットとして編成される。 第２図を参照して、それらのレジスタセツトと、それ
ら内のデータとは、各タスクのレジスタセットポインタ
50を介して論理アドレス92により間接的にアクセスされ
る。したがって、レジスタは物理的にではなくて論理的
にアドレスされる。適切である場合にはレジスタはバイ
ト単位で指定される（byte granularity）。命令は、半
語オペランドおよび語オペランドが適切な境界で配置さ
れると仮定する。 レジスタセツトポインタ〔Register set pointers〕 第２図を参照して、物理的レジスタセットアドレスRR
R53をタスクのレジスタセットポインタの１つにロード
することにより、レジスタセットを動的または静的にタ
スクへ割当てることができる。レジスタセツトポインタ
は、（命令中で用いられる）論理的アドレス93と物理的
レジスタセットアドレス56の間でマッピングを行う機構
を構成する。各タスクは８個のレジスタセツトポインタ
50を有する。それらのポインタはローカル空間内でアク
セスできる。それらの書式（フォーマット）が第２図に
示されている。下位の６ビットは（０〜５）は、第１図
のレジスタファイル16内のレジスタセットの物理的アド
レス52を含む。上記の３ビット（６〜８）はアクセス制
御のために用いられる。 シーケンサ（第１図の12または14）がレジスタセツト
で動作している問題を有していた時に誤りビット６がセ
ットされる。たとえば、ローカルバスシーケンサ14が16
バイトをレジスタセツトにロードする予定であったが、
何らかの理由で９バイトだけをロードできるものとする
と、そのシーケンサは、誤りビツトをセツトしてからレ
ジスタセットを宛先のタスクへ送る（パッシングをす
る）。誤りビツトがセツトされたレジスタセツトを、タ
スクがアクセスしようとしているものとすると、ハード
ウエアがコンテキストレベルの誤りを生ずる。 妥当（valid）ビツト７は、レジスタセツトポインタ
に妥当なビツトなアドレスが含まれていることを示し、
後で説明する除外機構（exclusion mechanism）におい
ても用いられる。 妥当ビツト７のセツトがなされていないレジスタセツ
トを、タスクがアクセスしようとすると、ブロックビッ
ト８がセットされる。このブロックビットは、どのレジ
スタセットにタスクがブロックされているかをハードウ
ェアに指示する。言い換えると、特定のレジスタセット
を指示するレジスタセットポインタについてブロックビ
ットがセットされていると、そのレジスタセットポイン
タに割り当てられたタスクは、その特定のレジスタセッ
トをアクセスできない。ブロックされたレジスタセット
ポインタが更新され、妥当ビットがセットされると、タ
スクは、そのレジスタセット用のブロックビットがセッ
トされていても、ブロックを解除され、当該レジスタセ
ットをアクセスできる。 MOVE POINTER命令により、レジスタセットポインタを
ロードし、格納できるようにする。この命令は、メッセ
ージをベースとするレジスタセットのパッシングを行う
時に主として用いられる。 レジスタセツトロツキング〔Register set locking〕 この明細書においては用語「タスク」と「サーバー」
をないまぜにして使用するものとする。「サーバー」は
レジスタセツトに作用する「エージエント「agent）」
とここでは定義する。サーバーは８個のタスクの１つま
たはバスシーケンサとすることができる。 妥当ビツトがリセツトされているレジスタセツトポイ
ンタを介してレジスタセツトをアクセスしようと試みる
どのサーバーもブロツクする。この機構は、それ自体の
間でレジスタセツトを通すタスクに対するレジスタセツ
トのアクセスを制御するために設けられる。 １つのタスクから別のタスクへレジスタセツトを論理
的に送る命令により妥当ビツトはセツトされ、リセツト
される。送り手の側のタスクのレジスタセツトポインタ
妥当ビツトはリセツトされ、宛先のタスクのレジスタセ
ツトポインタ妥当ビツトはセツトされる。妥当ビツトは
ACCESS命令によつてもリセツトされ、バスシーケンサか
らのレジスタセツト応答によつてセツトされて、EUとシ
ーケンサの間でレジスタセツト同期を行う。 スタツクオペレーション〔Stack Operations〕 ハードウエアは８個の各タスク（０〜７）に対するス
タツクをサポートする。スタツクはタスクの論理レジス
タ空間内に配置される。スタツクは、タスクのタスクフ
アイルレジスタ25内に配置されているスタツクポインタ
を介してアクセスされる。タスクフアイルレジスタにつ
いては前記未決の米国特許出願SN921313に詳しく記載さ
れている。スタツクポインタは、レジスタフアイル中の
半語を指す論理アドレスを含む。 スタツクにおけるあらゆるエントリイは半語である。
呼出し命令が実行されると、スタツクポインタは減少さ
せられ、プログラムカウンタ（PC）がそのスタツクに押
しあげられる。復帰が起るとスタツクポインタは増加さ
せられる。スタツクはタスクの全論理的レジスタ空間に
わたつて及ぶことができる。ポインタが論理的アドレス
の範囲をこえて増加または減少させられたとすると、ス
タツクはタスクの論理的空間内でラツプアラウンドす
る。 スタツクは、誤りハンドラーアドレスのような16ビツ
ト値を保持するために使用できる。Push命令とPop命令
がレジスタフアイルとスタツクの間でデータを動かし
て、スタツクポインタを適切に更新する。 典型的には、タスクのレジスタ空間の高い方の端部
（すなわち、論理的レジスタセツト７の最後の半語）を
指すためにスタツクポインタは初期設定される。 スタツクアーキテクチヤには、呼出しスタツクのトツ
プエントリイの内容のコピーを含むスタツクの１番上の
レジスタが含まれる。このレジスタはスタツクに対する
キヤツシユとして作用する復帰命令の性能を最適にす
る。 命令セツトアーキテクチヤ〔Instruction Set Architec
ture〕 命令のEUセツトが下記の群に区分される。 −−レジスタオペレーシヨン命令 −−流れ制御命令 −−メモリおよびI/Oアクセス命令 −−タスク制御命令 −−タスク間通信命令 −−その他の命令 これら命令群について以下に説明する。 “レジスタオペレーシヨン命令（Register Operation I
nstructions）” レジスタオペレーシヨン命令はレジスタオペランドの
取扱いにおいてALU22を用いる全ての命令を含む。それ
らの命令はソースオペランドと宛先オペランドでオペレ
ーシヨンを行い、結果を宛先に置く。全てのオペレーシ
ヨンは８ビツト量、16ビツト量および32ビツト量で実行
できる。 算術演算（ARITHMETIC OP）……この命令はそれのオペ
ランドに対して算術演算を実行する。それらの演算には
加算、減算、乗算、比、左桁移動および右桁移動が含ま
れる。ほとんどの演算は符号付きまたは符号無しの算術
設定フラツグまたは算術設定フラツグを用いて実行でき
る。 論理演算（LOGICAL OP）……この命令はそれのオペラン
ドに対して論理演算を行う。それらの演算にはAND,OR,X
OR等が含まれる。 ビツト演算（BIT OP）……この命令は２つの機能を行
う。第１の機能は任意の種類のオペランド内の任意の１
つのビツトをテストし、セツトし、クリヤする性能であ
る。第２の機能はビツトに対して分割できないテストお
よびセツト動作を行い、したがつて臨界領域を実現する
２進スマフオを与える性能である。 回転（ROTATE）……この命令は32ビツト宛先オペランド
を希望のビツト位置数だけ回転させる。ソースオペラン
ドはビツト位置の数を含み、命令は左回転と右回転を指
定する。 ロードリテラル（LOAD LITERAL）……この命令は16ビツ
トまたは32ビツト宛先オペランドに16ビツト値をロード
する。 “流れ制御命令（Flow Control Instructions）” 流れ制御命令は流れを分岐させる命令である。 分岐および呼出し（BRANCH and CALL）……それらの命
令の目標アドレスがその命令中に符号化される。分岐ま
たは呼出しは条件付きであるように指定でき、その場合
にはオペレーシヨンフラツグが適正にセツトされた時の
み分岐が行われる。呼出し命令は復帰アドレスをタスク
の呼出しスタツクにプチシユオンもさせる。 ケース（CASE）……この命令の目標アドレスは実行時に
計算される。この命令はベースアドレスを含み、オペラ
ンドがそのアドレスからのオフセツトを指定する。ケー
ス命令は常に分岐をとる。 復帰（RETURN）……この命令はタスクの呼出しスタツク
の１番上に含まれているアドレスまで分岐させる。復帰
命令は呼出しスタツクをポツプする。 デバツグからの復帰……この命令は、復帰が実行された
時にICEモードがリセツトされることを除き、復帰命令
と同じである。 例外（EXCEPTION）……この命令はCPの例外機構をイン
ボークするために用いられる。タスクはこの命令を用い
てコンテキストレベル例外を上げることができる。この
命令はタスクをソフトウエアが定めた誤り分岐アドレス
へ分岐させる。誤りハンドラーへの分岐は呼出しとして
実現されるから、復帰アドレスを呼出しスタツクにプツ
シユオンする。 デバツグブレーク（DEBUG BREAK）……この命令はICEモ
ードに入るためのプログラマのやり方である。この命令
は条件付きと無条件の２つのモードを有する。無条件デ
バツグブレークは常にプロセツサレベルを誤りにし、CP
はICEモードに入る。条件付デバツグブレーキは、TRACE
ENABLEフラツグがセツトされた時に、CPをICEモードに
入らせる。 “ACCESS命令” ACCESS命令を用いることにより、タスクは、そのレジ
スタファイルと、メモリ中またはIO装置上のデータ格納
場所との間で（ローカルバス又はI/Oバスを介して）デ
ータを動かす。ACCESS命令は１〜16バイトのデータを動
かす。送り側のタスクは、オペレーションの終了時にど
のタスクに通知すべきかを指定できる。宛先タスクに対
しては、レジスタセツトを基にした同期またはメッセー
ジを基にした同期によって、通知できる。 ACCESS命令の変形としての供給変形（supply varian
t）命令は、I/O側でのブロック転送のために用いられ
る。 ACCESS命令の定義 フイールド記述： IDDDDDD −フル語パラメータreg.,整列された語 ISSSSSS −８ビツトリテラル変位またはレジスタに含
まれるフル語変位 L −リテラル変位を示す P −物理的アドレツシングを示す（アドレス計算
なし）：物理アドレスとして変位オペランドが用いら
れ、パラメータレジスタのBBBBBフイールドが無視され
る M −応答の種類−レジスタはマツパをセツトし
（０）、またはマイクロポートをセツトする（１）。こ
のビツトはローカルバスに対するアクセスに対して無視
される。 S −供給命令（supply instruction）を示す（１
供給、０＝アクセス）。供給はI/O側に対するアクセス
に対してのみ用いることができる。Ｓがアサートされる
ものとするとP,Lもアサートさせねばならない。 EEEE −バスシーケンサチヤネル（０〜９はI/Oバス
チヤネル、14〜15はローカルバスチヤネル） MFFFRRR −応答を受けるレジスタセツトに対する論理
ポインタ（MFFF＝フレームid（Ｍ＝０は私のタスクを意
味する）。RRR＝レジスタセツト） BBBBB −ベースアドレスを含むレジスタ語に対する
ポインタ LLLL −アクセスの長さ（＃バイト−１） CCCC −specビツトまたは指令ビツト AAAAAAA −現在のタスクフレーム中のデータブロツク
の論理アドレス（第１のバイトのアドレス） ローカルバスアクセスspecビツトは下記のようにして
符号化される。CWPR オペレーシヨン −100 書込み −000 読出し −101 RMW読込み −001 RMW読出し −110 プリフエツチ書込み（プリフエツチ設定） −010 プリフエツチ読出し １−−− 上記のいずれか、キヤシユ可能 1011 要求解除 Ｃ−キヤツシユ可能−これは、言及されているデータを
CPの外部のキヤツシユ内に配置できることを示す。 Ｗ−書込み。 Ｐ−プリフエツチ−これは、バス拡張器ユニツト（BX
U）（またはCPUの外部の他の部品）のプリフエツチチヤ
ネルを与えるバス拡張器ユニツトのプリフエツチチヤエ
ルを使用できることを示す。 Ｒ−RMW−読出し修正書込み。 I/O命令ビット（CCCC）の符号化は、与えられたI/Oバ
ス・アプリケーションに対して、I/OシーケンサPLAのプ
ログラマにより定められる。 ACCESS命令は指定されたバスシーケンサユニツトに対
する要求を生じさせ、それによりCP（チャネルプロセッ
サ）と、付属されたバス上のエージェントの間に要求／
応答チャネルを作成する。レジスタファイル16中のデー
タブロックの場所と長さが、ACCESS命令のパラメータレ
ジスタフィールド中に示される。データブロック場所は
論理レジスタアドレスであって、ハードウエアにより物
理的アドレスに翻訳されてからバスシーケンサへ送られ
る。 それが翻訳されると、レジスタセツトマツパー中の論
理レジスタセツトポインタ24が無効にされる。というの
は、バスシーケンサは今はレジスタセットを制御できる
からである。（第５図参照）パラメータレジスタ42はレ
ジスタファイル中のベースレジスタ86のアドレスBBBBB
も含む。ベースはベース／オフセット・アドレッシング
のために用いられ、メモリ中のどのベージすなわちセグ
メントをアドレスすべきかを示す。パラメータレジスタ
のインデックスフィールドEEEEは、I/Oサービス表27、
サービス行列ID82またはLBシーケンサ中へのインデック
スであって、I/Oバス上の利用できる10個のI/Oチャネル
の１つ、またはローカルバス上の３つのシステムメモリ
チャネルを示す。 EEEEフィールドは下記のように符号化される。 アドレス変位（displacement）はISSSSSSレジスタ内
に配置され、またそれは命令（ISSSSSSX）中に含まれて
いる８ピットリテラル94である。その変位は、物理的ア
ドレスを得るためにセグメントのベース（レジスタファ
イルから得た語アドレスBBBBB）86に加えられる。パラ
メータレジスタ中のCCCCフィールド88は実行すべきアク
セスオペレーションの種類（読出し、書込み、rmw等）
を一層十分に指定する。 パラメータレジスタ42は、さらに、応答を受けるタス
クフレームID80と、応答を受けるタスクに属する（応答
で妥当にされて特定のデータを含む）応答レジスタセツ
ト84とを含む。 ２種類の応答機構をプログラムは利用できる。一方の
機構が物理的データポインタを応答タスクの指定された
論理レジスタセットポインタに書込むと同時に、そのポ
インタを妥当にする。この「レジスタセツトマッパーへ
の応答」機構については以下に説明する。 応答データの物理レジスタアドレスが、応答タスクの
指定された論理レジスタセットポインタに明確に書き込
まれる。指定された応答タスクが、レジスタセットへの
フルアクセスを与えられるように妥当される。したがっ
て、レジスタセットの制御を、アクセスを求めたタスク
から、別のタスク（このタクはアクセスが行われた時に
レジスタセットに対する他の処理を実行する）へ送るこ
とができる。このようにして、各タスクがレジスタセッ
ト内のデータを取り扱い、それからそのデータをバスシ
ーケンサまたは別のタスクへ送るように、タスクのパイ
プラインを構成できる。 シーケンサが誤りその他の異常な状態に遭遇すると、
レジスタセツトポインタの誤りビットが応答の一部とし
てアサートされる。 第３図を参照して、第２の応答機構は、応答メッセー
ジ60を示された応答タスクのマイクロポートへ送り、メ
ッセージを引き渡すことができるようになるまで、バス
シーケンサに向けるメッセージをバッファする。比渡さ
れたメッセージは物理的データアドレス64と論理レジス
タセットアドレス62を含む。 マイクロポートへ送られた応答メッセージ60は第３図
に示すように書式化される。 最初の応答計画で利用できる同じタスクパイプライン
機構をここでも利用できる。パイプラインが実現できな
いとすると、現在のタスクを（MFFF＝０……にセツトす
ることにより）応答タスクとしてもちろん指定でき、そ
の場合には応答論理レジスタセツトは論理データポイン
タにおけるのと同じであると仮定される（AAAAAAA）。
いいかえると、パラメータレジスタのFFFフイールドとR
RRフイールドは、Ｍ＝０であれば、無視される。 ACCESS命令の特殊なバージヨンが、レジスタセツトを
I/Oサービス表ラインへ単に供給するアクセスのために
実現され、アドレス計算（「供給レジスタセツト」アク
セス）を必要としない。このバージヨンは命令中の
「Ｓ」ビツト（供給変形（supply variant）により指示
される。それは、ベースレジスタまたはどのようなアド
レス計算もなしに実行される。 ACCESS命令の「Ｐ」ビツトにより簡単な物理的アドレ
ツシングが可能にされる。可能にされると、ベース／オ
フセツト計算は実行されない。その代りに、物理的アド
レスは変位オペランドから直接とられる。 ACCESS命令が実行される時は、レジスタセツトの境界
を横切る試みは検出されない。しかし、ハードウエアは
レジスタセツト境界を横切らず、レジスタセツト内をラ
ツプアラウンドする。 命令またはパラメータレジスタを介してアクセスされ
た誤りレジスタセツトは命令を誤らせる。誤つたI/O表
ラインは供給命令を誤らせる。 無効（invalid）のレジスタセツトはタスクをブロツ
クする。また、指定されたサービス表エントリイまたは
LBバス行列が一杯であれば現在のタスクがブロツクす
る。ラインまたは行列を利用できるようになると、タス
クはブロツクを解除され、実行はACCESS命令を再びと
る。 ACCESS命令の「供給レジスタセツト」の態様がセツト
されたとすると、アドレスは供給する必要はない。変位
とパラメータレジスタの少くとも一方における間接的な
やり方で余分のサイクルが１つ加えられることになる。
ローカルバスの仲裁のために任意の数の付加サイクルを
送ることができる。そのローカルバスはアクセス要求を
バスシーケンサへ送る。その仲裁が必要な理由は、非同
期事象もバスで送られるからである（すなわち、アクセ
ス応答）。 “タスク制御命令（Task Control Instructions）” タスク制御命令によりタスクの状態の点検および制御
を行える。 セツト状態（SET STATUS）……この命令により、タスク
フレーム中のスケジユール可能なビツトと誤りモードビ
ツトをセツトまたはリセツトできる。オペレーシヨンが
誤りモードビツトをセツトしたとすると、選択されたタ
スクはソフトウエアにより生じさせられた誤り分岐アド
レスへの分岐も行う。 発信命令と受信命令によりタスク自体の間の通信を行
うことができるようにされる。メツセージをマイクロポ
ートへ送ることにより通信は行われる。 “他の命令” 次に、他の命令について簡単に説明する。 NOP−NOP……この命令はオペレーシヨンの実行と、状態
の変更を行わない。この命令は１サイクルで常に実行す
る。 PUSH……この命令は値をスタツク上にブツシユする。値
はレジスタフアイルからのリテラル値または16ビツト値
とすることができる。 POP……この命令はスタツクからのトツプエントリイを
ポツプする。 ACCESS TAGS……この命令はレジスタフアイル中のタグ
ビツトを取扱うために用いられる。レジスタセツト中の
４個のタグビツト（すなわち、レジスタセツト中の４語
の33番目のビツト）を、命令で指定されているバイトか
ら（へ）ロード（すなわち格納）できる。 TIME OP……タイマOP命令はタスクのタイマの動作を制
御する。この命令はタイマのローデイング，スタート，
ストツプおよび格納の諸機能を行う。この命令は、タイ
マが時間切れとなるまで、（希望によつて）タスクをブ
ロツクさせることもできる。 MOVE POINTER……この命令はタスクのレジスタセツトポ
インタとレジスタフアイルの間でデータを動かす。この
命令はメツセージを基にした同期において主として用い
られる。 ACCESS LOCAL……この命令によりプログラマは相互接続
およびローカルレジスタ空間に対してアクセスできる。
この命令によりローカルレジスタとレジスタフアイルの
間でデータを動かすことができる。 TEST RESOURCE……この命令はバイト中の最上位の１の
インデツクスを見つける。そのバイトで実行される「テ
ストリソース」は最初に利用できるリソースに対応する
値を戻す。それはリソース割合にとつて有用である。そ
の場合にはバイト中のビツトはあるリソースを利用でき
ることを意味する。 LOAD CACHE……この命令によりキヤツシユ中のラインを
プレロードできるようにされる。プログラマはキヤツシ
ユ内にあるべきアドレスを指定し、そのアドレスを含む
ラインがフエツチされる。指定されたアドレスを含むラ
インは希望によりロツクでき、またはロツクを解除でき
る。 READ INSTRUCTION……この命令は命令をレジスタフアイ
ルにロードさせる。プログラマは命令アドレスおよび32
ビツト宛先レジスタを指定し、そのアドレスにおける命
令がレジスタフアイル中に置かれる。これにより、ROM
およびキヤツシユ内の命令および外部命令が取扱われ
る。これは部品のテストに有用である。 アドレスシングモード ほとんどのCP命令はソースと宛先の２つのオペランド
を持つように構成される。全てのオペランドはレジスタ
フアイルから来る。全てのレジスタオペランドは間接的
にアクセスできる。 命令はISSSSSSSまたはIDDDDDDDの形であるオペランド
指定子を含む。それらのオペランド指定子は、リテラ
ル、直接リテラルまたは間接リテラルの３つのやり方を
うちの１つでオペランドを参照できる。命令がリテラル
オペランドを指定したとすると、オペランド指定子は８
ビツトリテラルとして用いられる。 直接オペランドはＩ＝０を有し、フイールドの残りは
論理アドレスとして解される。語寸法のオペランド（４
バイト）を用いる命令は、０に等しいオペランド指定子
の１番下の２ビットを持たなければならない。半語オペ
ランドは０に等しい１番下のビツトを有しなければなら
ない。 命令が間接オペランドＩ＝１を有する時は、命令中の
オペランドは、オペランドの論理アドレスであるレジス
タフアイル中の半語を指す。レジスタフアイル中の論理
アドレスの書式を第４図に示す。フル語オペランドを使
用するだけである或る命令は、半語ポインタである間接
アドレスを許すから、形がISSSSSOOではなくてISSSSSSO
であるオペランド指定子を有する。 間接的に用いられる論理アドレスは、Ｍビツト（第４
図に示されているビツト７）が１であると、整列させら
れた半語で常になければならない。Ｍビツトが０であれ
ば半語の上半分は無視され、現在のタスクのレジスタセ
ツトポインタが用いられる。その他の場合には、アドレ
スを分解する時にどのタスクのレジスタセツトポインタ
を用いるかをFFFビツトは示す。RRRビツトはどのレジス
タセツトポインタを用いるかを示し、下の４ビツトがレ
ジスタセツト内のバイトアドレスを与える。 命令キヤツシユオペレーシヨン 第１図に示されている命令キヤツシユ20は256個の命
令を保持する。その命令キヤツシユは完全に関連するア
ドレスマツピングを行う。そのアドレスマツピングは32
個のアドレスブロツクを有し、１ブロツク当り２ライン
で、１ライン当り４命令である。各命令は28ビツト幅で
あるが、主メモリにおいては、各命令は０が先にくる32
ビツト語で置かれる。 CSメモリ中のセグメントとキヤツシユの間の最初の結
合が行われた時は、命令キヤツシユの管理はタスクにと
つて明らかである。タスクがキヤツシユミスを有する
と、命令を含んでいるラインがCSメモリからフエツチさ
れるまでタスクはブロツクされる。この時間中に他のタ
スクを実行できる。キヤツシユラインがフエツチされる
とタスクのブロツクは解除される。 プリフエツチ 「アドレスブロツク内のタグされたプリフエツチ」 と呼ばれるやり方を用いてキヤツシユラインはプリフエ
ツチされる。このことは、最初のラインがひとたびアク
セスされた時に、アドレスブロツク中の２番目のライン
が直ちにプリフエツチされることを意味する。 キヤツシユ要求行列が一杯である時はプリフエツチは
起らない。 ラインロツキング ある用途の符号がキヤツシユ内に完全にあつて、それ
の実行の前と実行中に常に利用できることをそれらの用
途が求めることがある。時間的に厳しい転送ループがそ
れの例である。 LOAD CACHE命令によりプログラマは、特定の命令を含
んでいるラインをロードすること、および希望によつて
はそれをキヤツシユにロツクすることができるようにさ
れる。ラインを解除するために同じ命令が用いられる。
ロツクされたラインは交換されない。 ローカルバスシーケンサおよびI/Oバスシーケンサ 他の装置と通信するためにローカルバスシーケンサ
（LBS）14と、I/Oバスシーケンサ（IOS）12との２つの
モジュールがある（第１図）。それらのバスシーケンサ
により計算サブシステム（CS）とI/Oサブシステムとの
通信が容易となる。 転送を行うために下記のステップが行われる（注:3番
目と４番目のステップは下記とは逆の順次で行うことも
できる。）。 1.EUはACCESS命令を実行する。これによりシーケンサの
１つ（12又は14）に対して要求が発せられる。そのシー
ケンサが要求を受けることができるまでタスクはブロッ
クできる。 2.シーケンサは要求されたオペレーションを行う。そう
すると、データがレジスタファイル16との間で転送され
る結果となるのが普通である。 3.終了をシーケンサが合図するまでブロックする命令を
タスクは実行する。このタスクはその要求を出したタス
クのこともあれば、そうでないこともある。 4.シーケンサはオペレーションの終了を合図する。 5.タスクはブロックを解除し、同期命令で実行を再開す
る。 上記のACCESS命令は、IOS12とLBS14に対して要求を行
うEUの乗物である。第５図は典型的なACCESS命令40とパ
ラメータレジスタ42、およぴシーケンサが必要とする情
報がどのようにして発生されるかを示すものである。AC
CESS命令は、シーケンサがデータ転送を行えるように、
必要な情報をいずれかのシーケンサへ与える。与えられ
る情報は下記の通りである。 −シーケンサ符号 −応答法 −供給変形（IOSに対してのみ） −長さ −指令 −応答タスク −応答レジスタセット −物理アドレス（LBSに対して32ビツト、IOSに対して24
ビット） −データポインタ 「シーケンサ符号」すなわち「サービス待ち行列ID
（82）」は、どのシーケンサに対してアクセスが行われ
るかを知らせる。０から９までの符号はI/Oシーケンサ
サービス行列中のラインを指定する。符号14,15はLBS10
2に対するものであって、下記に定義する。 「応答法」ビット（98）は、要求の終了をどのように
して合図するかをシーケンサに知らせる。すなわち、応
答法には後述のメッセージをベースとする同期による応
答法と、レジスタセットをベースとする同期による応答
法の２つがあり、何れかを選択することによって応答法
がセットされる。「供給ビット」（図５の命令制御100
の一部）は、IOSによってのみ用いられる（LBSでは無視
される）。また、供給ビットは、アクセスがブロック転
送の一部であることIOSに知らせる。 「長さ」90は、転送において移動されるバイト数を知
らせる。「指令」88は、何を行おうとしているかをシー
ケンサに知らせる。 「応答タスク」80は、応答すべきタスクがどれかを知
らせる。「応答レジスタセツト」84は、応答タスク中の
どのレジスタセットに応答すべきかを知らせる。「物理
的アドレス」は、転送が開始されるCPのいずれかの側の
場所である。「データポインタ」は、データの第１のバ
イトについてのレジスタファイルの物理的アドレスであ
る。 上記情報は、ACCESS命令のフィールドおよびパラメー
タから発生される。その命令40は、シーケンサにとって
必要な情報のいくらかを保持する32ビットパラメータレ
ジスタ42に対するポインタ41を含む。 上記情報の初めの６つの部分は命令40またはパラメー
タレジスタ42から直接くる。パラメータレジスタ中の論
理バイトをとり、それをレジスタセットマッパー104を
通して送って、レジスタアアイルの物理的アドレスを発
生することによりデータポインタは発生される。 シーケンサが必要とする32ビツトの物理的アドレスは
３種類のやり方で発生できる。第５図は、32ビットベー
スアドレス86に32ビットの変位87を加えること（89）に
より物理的アドレスが発生される様子を示す。変位レジ
スタに対するポインは命令40に含まれ、ベースアドレス
に対するポインタはパラメータレジスタ42中にある。 32ビツト変位レジスタに対するポインタ94をリテラル
値として用いることにより物理的アドレスを発生するこ
ともできる。この８ビツトリテラル値は32ビツトベース
アドレス86に加えられて、255までの正のリテラル変位
を行えるようにする。 第３のやり方は直接物理的アドレッシングである。パ
ラメータレジスタ42中のベースポインタ86は無視され、
変位レジスタ中の32ビツト値87または８ビットリテラル
94が物理的アドレスとして用いられる。 物理的アドレスを発生するやり方はACCESS命令中のビ
ットにより選択される。あるシーケンサがアクセス要求
を受けることができないとすると、アクセス命令はブロ
ックし、シーケンサが要求を受けることができる時に再
び試みる。 ACCESS命令は、タスクによりシーケンサへ送られる論
理レジスタセツトを、常にロックさせる。これによりタ
スクとシーケンサが同時にレジスタセットで動作するこ
とが阻止される。 EU同期のためのバスシーケンサ バスシーケンサとEUの間の転送を同期させるのに、レ
ジスタセツトロッキングとマイクロポートメッセージと
の２つの方法がある。希望の方法の選択は、特定のバス
オペレーションのためのACCESS命令を出すEU符号により
行われる。供給変形は方法を変更できないから、特定の
データストリームでは、レジスタセットロッキングまた
はマイクロポートメッセージのいずれかが用られ、両方
は用いられない。 メッセージをベースとする同期 この方法を選択した時は、シーケンサはマイクポート
メッセージを目標タスクへ送る。その目標タスクは、AC
CESS命令を実行するタスクにより指定される。メッセー
ジは第６図に示されるシーケンサ書式で送られる。 メッセージ120は16ビツト長であって、最上位ビット
は常に０である。メッセージの下位バイトの下の６ビツ
トは、転送に含まれていたレジスタセットの物理的アド
レスを含む。レジスタセットの物理的アドレスの上のビ
ツト（下位バイト中のビツト６）には、異常な終端ビッ
トを含む。この終端ビットは、シーケンサのオペレーシ
ョンが異常に終ると、シーケンサによってセツトされ
る。下位バイトにおいてはトップのビツト（ビット７）
は常に１である。次の４ビツト（８〜11）はどのシーケ
ンサチャネルからメッセージが来たかを識別する。次の
３ビツト（12〜14）は、応答レジスタセツトとしてシー
ケンサに送られた値を含む。プログラマは、ACCESS命令
を実行する時に、このフィールドの値を指定するから、
応答レジスタセツト以外の情報を希望により送ることが
できる。 メッセージはムーブポインタ命令に適合するよう設計
される。その命令を、受けたものの直後に直後に置くこ
とにより、転送にちょうど関与したレジスタセットを目
標タスクの論理空間内にマップできる。 レジスタセツトをベースとする同期 この種の同期が求められる時は、シーケンサは含まれ
ているレジスタセツトの物理的アドレスを「応答タス
ク」の「応答レジスタセツト」ポインタに書込む。「応
答レジスタセツト」と「応答タスク」は、要求が開始さ
れた時に、シーケンサに対して指定される。それがレジ
スタセツトポインタに書込むと、アクセスが異常に終つ
たのであれば、それはそのポインタへの異常終了ビツト
のセツトも行う。全ての場合に、レジスタセツトポイン
タはそれの妥当ビツトを有する（すなわち、レジスタセ
ツトはロツクを解除される）。 ローカルバスシーケンサ CPのシステム側との間の全ての通信および転送はロー
カルバスシーケンサ（LBS）を経由して行われる。これ
はEUとキヤツシユの両方で用いられる。 LBS要求のキユーイング EUとキヤツシユによるLBSの使用を制御する機構はい
くつかある。 システムメモリに対するアクセス要求はLBSにより処
理される。それらの要求は低優先度の待ち行列（以下行
列という）と、高優先度の行列との２つの行列の一方に
置かれる。プログラマは、ACCESS命令を実行する時に、
チヤネル番号を与えることによりいずれかの行列を指定
する。低優先度の行列はチヤネル14であり、高優先度の
行列はチヤネル15である。それらの各行列は深さ２であ
り、それぞれの名称が意味するように、高優先度の行列
中のどの要求も低優先度行列の中の要求よりも先にサー
ビスされる。 アクセス要求以外に、LBSはキヤツシユを満す要求も
取扱うから、他の２つの行列とは別のキヤツシユ要求行
列も与える。キヤツシユ行列の深さは３である。キヤツ
シユ行列とアクセス行列の間のサービス順位はラウンド
ロビンである、すなわち、アクセス要求行列からの要求
がサービスされ、それからキヤツシユ行列からの要求が
サービスされ、次にアクセス行列からの要求が再びサー
ビスされる、等というようにしてサービスされる。 キヤツシユから来る要求はキヤツシユミスまたはライ
ンプリフエツチにより発生される。要求がキヤツシユか
らくると、その要求はキヤツシユ要求行列中に並べられ
る。この行列の深さは３であつて、各エントリイはキヤ
ツシユラインを満すために要求を保持できる。要求がキ
ヤツシユミスによるものとすると、そのミスを生じたタ
スクはブロツクされ、それのキヤツシユブロツクされた
ビツトがセツトされる。キヤツシユ要求が終るとそのタ
スクのブロツクは解除される。 キヤツシユ要求行列が一杯で、タスクがキヤツシユミ
スを経験したとすると、タスクはブロツクされ、「キヤ
ツシユ行列がブロツクされた」ビツトがセツトされる。
いずれかキヤツシユ行列が一杯にされたとすると、その
行列は利用できるようになつて、ブロツクされてスロツ
トを持つていた全てのタスクのブロツクは解除される。
それから、並べられているキヤツシユ要求を得るために
そのタスクは再びキヤツシユミスを起させる。キヤツシ
ユ要求行列が一杯であればプリフエツチは行われない。 データ整列制約 計算サブシステムメモリアクセスの実行にはいくつか
の制約がある。計算サブシステムメモリ空間内の16バイ
ト境界を横切るメモリ要求は許されない。また、その要
求に関連する全てのデータは１つのレジスタセツトから
来なければならず、または１つのレジスタセツトに置か
なければならない。 LBSを介して読出され、または書込まれる全てのバイ
トは、それらのバイトがレジスタフアイル内にある時と
同様に、メモリ内で整列せねばならない。このことは、
メモリ内の物理的アドレスの下位２ビツトと、レジスタ
のアドレスの下位２ビツトが同じでなければならないこ
とを意味する。 LBSおよびACCESS命令 シーケンサ符号14または15を有するACCESS命令はLBS
へ送られる。14は低優先度チヤネルに対する符号であ
り、15は高優先度チヤネルに対する符号である。 エージエント間通信（IAC）受信 IOSは、CPがIACを受けることができるようにするため
に設定できる特殊なIAC要求線を有する。その線は、IAC
がいつ到達し、応答タスクにどのようにして応答するか
についてどのタスクへ通知するか（常にタスク７）につ
いての情報を含む。 IAC要求線は他のIOS線とは別であり、IACピンがトリ
ガされた時にタスク７のマイクロポートに応答するため
にハードワイヤされる。IACチヤネルは常にイネイブル
され、かつ妥当である。IACが受けられると、タスク７
はそれのマイクロポートを介して通知される。

【図面の簡単な説明】 第１図は本発明が実施されているI/Oチヤネルの機能ブ
ロツク図、第２図はレジスタセツトポインタを用いるア
ドレス・インダイレクシヨンを示す線図、第３図はマイ
クロポートへ与えられる応答メツセージの書式の線図、
第４図はレジスタフアイル中の論理アドレスの書式の線
図、第５図はACCESS命令オペレーシヨンを示す線図、第
６図はシーケンサメツセージの書式の線図である。 10……実行装置、14……ローカルバスシーケンサ、16…
…レジスタフアイル、18……ROM、20……命令キヤツシ
ユ、22……ALU。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・カルバイン・ドウゼツト アメリカ合衆国97124オレゴン州・ヒル ズボロ・ノースイースト リンカーン・ 1130 (72)発明者 アーサー・ハンス・レーダーホツフア ドイツ連邦共和国バイエルン・8522・ヘ ルツオーゲナウラツハ・ヴオルフスベル ガー シユトラーセ・34 (72)発明者 クレイグ・ビイ・ピーターソン アメリカ合衆国97229オレゴン州・ポー トランド・ノースウエスト リアイ ロ ード・10490 (72)発明者 ジヨン・レオナルド・ウイプフリ アメリカ合衆国97123オレゴン州・ヒル ズボロ・サウスイースト 34テイエイチ アヴエニユウ・1284 (56)参考文献 特開 昭54−98134（ＪＰ，Ａ) 特開 昭58−94038（ＪＰ，Ａ) 特開 昭57−106938（ＪＰ，Ａ) 特開 昭57−768（ＪＰ，Ａ) 特開 昭61−94166（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．I/Oプロセッサであって、このI/Oプロセッサ上で動
   作する各タスクに対して割り当てられたレジスタセット
   ポインタ群（50）を介して間接的にアクセスされる複数
   のレジスタセットを含むレジスタファイル（16）と、前
   記レジスタセットのうちの１つの物理アドレス（52）を
   含むレジスタセットポインタ（24）と、I/Oバスシーケ
   ンサ（12）及びローカルバスシーケンサ（14）と、命令
   を復号する手段（20）とを備えており、これらの命令の
   うちの１つは多数のフィールドを有するACCESS命令であ
   り、これらのフィールドのうちの１つ（41）は多数のフ
   ィールドを有するパラメータレジスタ（42）に対するポ
   インタであり、さらに、 A. 格納をする手段（25）にして、 データ転送中にデータを入出力するシーケンサ（12,1
   4）を識別するシーケンサ符号（82）と、 論理バイト（92）にして、その第１のビット群（53）が
   前記レジスタセットポインタ群（50）の中の特定のレジ
   スタセットポインタを指定し、その第２のビット群（5
   4）が、前記特定のレジスタセットポインタ内の物理レ
   ジスタセットアドレスで指令されるレジスタセット内の
   バイトアドレスを指定する、論理バイト（92）と、 前記ACCESS命令に対する応答を受信するよう指定された
   前記レジスタファイル（16）中のレジスタセットに対す
   る応答レジスタセットポインタ（84）と、 前記データ転送中に移動するデータのバイト数を指定す
   る長さ（90）と を格納する場所を有している前記パラメータレジスタフ
   ィールドの格納をする手段（25）と、 B. 前記パラメータレジスタに対するポインタを格納す
   る手段を含む命令レジスタ手段と、 C. 前記パラメータレジスタ（42）に結合され、前記論
   理バイト（92）に応答してレジスタファイルの物理レジ
   スタアドレス（56）を生成するレジスタセットマッパ
   （104）に対して、前記第１のビット群（53）によって
   指定された前記特定のレジスタセットポインタ（24）内
   の前記物理レジスタセットアップ（52）と、妥当ビット
   （51）及びブロックビット（55）を含む前記特定のレジ
   スタセットポインタ（24）内の物理レジスタセットアド
   レス（52）によって指定されたレジスタセット内のバイ
   トアドレスを指定する第２のビット群（54）と、を組み
   合わせてレジスタファイルの物理レジスタアドレス（5
   6）を生成する、レジスタセットマッパ（104）と、 D. 妥当ビット（51）がセットされていないレジスタセ
   ットに対して前記ACCESS命令がアクセスしようとすると
   き、前記ブロックビット（55）をセットする手段と、 E. ブロックビット及び妥当ビットがセットされている
   レジスタセットに対してACCESS命令を実行するタスクが
   アクセスしようとするとき、前記ブロックビット（55）
   をリセットする手段と を備えているI/Oプロセッサ。 ２．前記レジスタセットポインタに対応するレジスタセ
   ットの内容が前記シーケンサ符号（82）によって指定さ
   れたバスシーケンサに送られるよう、前記レジスタセッ
   トポインタがレジスタセットマッパ（104）によって変
   換されたとき、前記レジスタセットポインタ（24）の妥
   当ビット（51）をオフにする手段を、前記レジスタセッ
   トマッパ（104）内に、備えている請求項１に記載のI/O
   プロセッサ。 ３．応答タクスに対応する前記パラメータレジスタ（4
   2）の応答レジスタセットポインタ（84）によって指定
   された論理レジスタセットポインタに応答データの物理
   レジスタアドレスを書き込む手段と、 応答タクスポインタ（80）によって指定された応答タス
   クが応答レジスタセットに対して十分なアクセスが行え
   るように前記レジスタセットポインタ（24）の妥当ビッ
   ト（51）をセットする手段と を更に備えている請求項２に記載のI/Oプロセッサ。