JPS58112124A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS58112124A JPS58112124A JP21177481A JP21177481A JPS58112124A JP S58112124 A JPS58112124 A JP S58112124A JP 21177481 A JP21177481 A JP 21177481A JP 21177481 A JP21177481 A JP 21177481A JP S58112124 A JPS58112124 A JP S58112124A
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は制御装置からデータメモリのブロックの４ＩＪ
Ｊ＆８アドレスと転送先が指定された後、ＤＭムー＃輌
装が直接転送制御を行なうＤＭＡ制御方式に関する奄の
である。
Ｊ＆８アドレスと転送先が指定された後、ＤＭムー＃輌
装が直接転送制御を行なうＤＭＡ制御方式に関する奄の
である。
（８）従来技術とＩｌｌ喝点
従来、情轍旭場装置（ＣＰＵ）等の制御装置においては
ＤＭＡ制御装置が用いられ、制御装置からデータメモリ
の初期アドレスと転送量（バイト数）と転送先が指定さ
れ九儀、＠送制御ｌをＤＭＡ制御装置に任せることによ
ル、制御装置の負担ｔ−４１Ｊｉｃすることかで禽る。
ＤＭＡ制御装置が用いられ、制御装置からデータメモリ
の初期アドレスと転送量（バイト数）と転送先が指定さ
れ九儀、＠送制御ｌをＤＭＡ制御装置に任せることによ
ル、制御装置の負担ｔ−４１Ｊｉｃすることかで禽る。
最近、たとえばレーザグリ／り、静電プリンタ、感熱プ
リンタ等のようにデータメモリに文字単位のブロックが
格納されておｐ、これを−面メモリに転送テるような用
途が壇〃口している。すなわち、＃１１図に示すように
データメモリＩＣ）１連のデータからデータメモリ２の
任意のアドレスのブロックに＠過することが要求される
。このような用途に従来１０ＤＭＡ制御ｆ！置の方法を
適用すると、データメモリ１０１遍のブロックデータに
対し、それぞれデータメモリ２のブロックデータのアド
レスは任意Ｋｌｌ定されるから、データメモリ、２のプ
冒ツクが変わる直にグロダラムが介入してプロッタの４
；ＩＪＩＩ７Ａアドレスを４換えなければならな−、そ
の丸め壺ブロック閾で無駄な時間を賛するという欠点が
６り九、。
リンタ等のようにデータメモリに文字単位のブロックが
格納されておｐ、これを−面メモリに転送テるような用
途が壇〃口している。すなわち、＃１１図に示すように
データメモリＩＣ）１連のデータからデータメモリ２の
任意のアドレスのブロックに＠過することが要求される
。このような用途に従来１０ＤＭＡ制御ｆ！置の方法を
適用すると、データメモリ１０１遍のブロックデータに
対し、それぞれデータメモリ２のブロックデータのアド
レスは任意Ｋｌｌ定されるから、データメモリ、２のプ
冒ツクが変わる直にグロダラムが介入してプロッタの４
；ＩＪＩＩ７Ａアドレスを４換えなければならな−、そ
の丸め壺ブロック閾で無駄な時間を賛するという欠点が
６り九、。
（３）発明の目的
本発−の目的はブロック化され九データメモリの複数プ
ロッタのデータを他のブロック化されたデータメモリの
それぞれ指定基れ喪アドレスのブロックにアドレスを意
識せず高速に転送で龜るＤＭＡ−御方式を蝿供すること
である。
ロッタのデータを他のブロック化されたデータメモリの
それぞれ指定基れ喪アドレスのブロックにアドレスを意
識せず高速に転送で龜るＤＭＡ−御方式を蝿供すること
である。
（荀発−の構成
ＩＩＩＮ紀目的を連成するため、本発−〇ＤＭム制御方
式は制御装置からブロック化されたデータメモリの初期
アドレスと転送先を指定された後、プロッタ情報の転送
１ｉＩ制御を直嬢行なうＤＭム制御ｔｉ装におｉて、ブ
ロック比重れ九メモリの転送すべ龜嶺畝ブロック数と転
送１＠序に従う各ブロックの初期アドレスとをあらかじ
め設定する手Ｘｔ−＾え、指定された順序によｐ各プ四
ツク情報の転送１１制御を行なうことを脅黴とするもの
である。
式は制御装置からブロック化されたデータメモリの初期
アドレスと転送先を指定された後、プロッタ情報の転送
１ｉＩ制御を直嬢行なうＤＭム制御ｔｉ装におｉて、ブ
ロック比重れ九メモリの転送すべ龜嶺畝ブロック数と転
送１＠序に従う各ブロックの初期アドレスとをあらかじ
め設定する手Ｘｔ−＾え、指定された順序によｐ各プ四
ツク情報の転送１１制御を行なうことを脅黴とするもの
である。
（１ｓ）発明の実施例
＃Ｉ２図は本発明の実施判、、Ｏ構成説明図でめｐ１同
図紘ＤＭム制御装置（ＤＭＡＣ）の概略＊１図である。
図紘ＤＭム制御装置（ＤＭＡＣ）の概略＊１図である。
同図において、ブロック化されたデータメモリの順に転
送するアドレス群を、九とえばマイクロプロセツサによ
）ブロックアドレス群設定回路１０に設定する。この回
路に初期値を与えて最初に歓送されるぺ自ブロックの初
期アドレスをマルチプレタナ（ＭＰＸ）１１を介しＤＭ
ＡＣレジスｆｉ１２ｆｌＣ＊７トする。同時ＩＩＣ初期
値を与えマルチプレクサ（ＭＰＸ）１６を介して転送す
べ龜プロッタ欽をセットする。
送するアドレス群を、九とえばマイクロプロセツサによ
）ブロックアドレス群設定回路１０に設定する。この回
路に初期値を与えて最初に歓送されるぺ自ブロックの初
期アドレスをマルチプレタナ（ＭＰＸ）１１を介しＤＭ
ＡＣレジスｆｉ１２ｆｌＣ＊７トする。同時ＩＩＣ初期
値を与えマルチプレクサ（ＭＰＸ）１６を介して転送す
べ龜プロッタ欽をセットする。
プ調ツクの大龜名はシステムによ〕最初から指定されて
いる。すなわち８ビツトならばバイトａで、１６ピツト
ならばワード数で決められる。九とえは１６ビツトのア
ドレスを転送すると、カウントアラｙ用し−，＞ス／１
５を介してアダー１４によシヮード分（２））が加算さ
れてＭＰＸｌｌに′Ｒされ、次のワード分のアドレスが
ＤＭＡレジスタ１２を通して＠通され、これがｗｈｏ返
皇れ１ブロツクが終了する。
いる。すなわち８ビツトならばバイトａで、１６ピツト
ならばワード数で決められる。九とえは１６ビツトのア
ドレスを転送すると、カウントアラｙ用し−，＞ス／１
５を介してアダー１４によシヮード分（２））が加算さ
れてＭＰＸｌｌに′Ｒされ、次のワード分のアドレスが
ＤＭＡレジスタ１２を通して＠通され、これがｗｈｏ返
皇れ１ブロツクが終了する。
その間転送アドレスはＤＭＡレジスタ１２から分岐して
メモリアドレスレジスタ１７を介してブロック化された
メモリ１８′パをアクースし、対応するデータがレジス
タ１９を介してデータバス２０に転送される。一方ＤＭ
Ａレジスタ１２のブロック数は１ブロツク藉了したこと
によシ、ブロック数ダウン回路１５によ〕カウントダウ
ｙされ、ＭＰＸ１４を通してＤＭムレジスタ１２内のブ
ロック数を１減算する。さらに、ブロック数ダウン回路
１５よｐ１ブロック完了横出信号をブロックアドレス＃
設定回路１０に送ｐ、次のブロックの初期アドレスを送
出し、ＭＰＸｌｌ【介してＤＭＡレジスタ１２にセット
する。このチーを設定亀れたアドレス群の値だけ、すな
わちブロック数が０になる鷹でａｎ返す。
メモリアドレスレジスタ１７を介してブロック化された
メモリ１８′パをアクースし、対応するデータがレジス
タ１９を介してデータバス２０に転送される。一方ＤＭ
Ａレジスタ１２のブロック数は１ブロツク藉了したこと
によシ、ブロック数ダウン回路１５によ〕カウントダウ
ｙされ、ＭＰＸ１４を通してＤＭムレジスタ１２内のブ
ロック数を１減算する。さらに、ブロック数ダウン回路
１５よｐ１ブロック完了横出信号をブロックアドレス＃
設定回路１０に送ｐ、次のブロックの初期アドレスを送
出し、ＭＰＸｌｌ【介してＤＭＡレジスタ１２にセット
する。このチーを設定亀れたアドレス群の値だけ、すな
わちブロック数が０になる鷹でａｎ返す。
（６）殆＠Ｏ効未
以上説明したように、本発明によれば、ブロック化され
たデータメモリＯ嶺畝プ四ツクのデータを悔のブロック
化されたデータメモリのそれでれ指定されたアドレスの
ブロックに最初設定もれ、指定順に自−的に高速に転送
される。
たデータメモリＯ嶺畝プ四ツクのデータを悔のブロック
化されたデータメモリのそれでれ指定されたアドレスの
ブロックに最初設定もれ、指定順に自−的に高速に転送
される。
これによ）、ブロック毎にアドレス設定する煩わし名か
らＳ欲されて時間短縮に役立ち、かつ制御装置の員ｍｔ
−減少するとい５ＤＭム割御装置の本来の目的に合歓す
るものである。
らＳ欲されて時間短縮に役立ち、かつ制御装置の員ｍｔ
−減少するとい５ＤＭム割御装置の本来の目的に合歓す
るものである。
第１図は従来例のｌＩ！明図、第２図は本発明の実施例
の構成説明図でＴｏｐ、ＤｉＡ中、１０はブロックアド
レス群設定回路、１１はマルチプレクサ、１２はＤＭＡ
Ｃレジスメ、１３はカウントアツプ用レジスタ。 １４はアダー、１５はブロック数ダウン回路、１６はマ
ルチプレクサ、１７はメモリアドレスレジスタ、１８は
プ尊ツク化されたメモリ、１９はレジスタ、２０はデー
タバスを示す。 籍軒出願人富士通株式会社 復式１人 弁場士 １）坂 豊 ム
の構成説明図でＴｏｐ、ＤｉＡ中、１０はブロックアド
レス群設定回路、１１はマルチプレクサ、１２はＤＭＡ
Ｃレジスメ、１３はカウントアツプ用レジスタ。 １４はアダー、１５はブロック数ダウン回路、１６はマ
ルチプレクサ、１７はメモリアドレスレジスタ、１８は
プ尊ツク化されたメモリ、１９はレジスタ、２０はデー
タバスを示す。 籍軒出願人富士通株式会社 復式１人 弁場士 １）坂 豊 ム
Claims (1)
- 制御装置からブロック化され九データメモリの初期アド
レスと転送先を指定され丸後、ブロック情帷の転送制御
を直接性なうＤＭＡＩＩＩ御装置において、ブロック比
重れたメモリのに送すべ自複敏ブロック数と転送順序に
従う各プ關ツクの初期アドレスとをあらかじめ設定する
手段を＾え、指定され九臘序によル各ブロック情報の転
送制御を行なうことを特徴とするＤＭＡ ？ａ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21177481A JPS58112124A (ja) | 1981-12-25 | 1981-12-25 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21177481A JPS58112124A (ja) | 1981-12-25 | 1981-12-25 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112124A true JPS58112124A (ja) | 1983-07-04 |
Family
ID=16611365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21177481A Pending JPS58112124A (ja) | 1981-12-25 | 1981-12-25 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112124A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
| JPS63288351A (ja) * | 1987-05-21 | 1988-11-25 | Asia Electron Kk | メモリ・ブロックの書き込み、読み出し回路 |
-
1981
- 1981-12-25 JP JP21177481A patent/JPS58112124A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
| JPH0554143B2 (ja) * | 1983-09-07 | 1993-08-11 | Ricoh Kk | |
| JPS63288351A (ja) * | 1987-05-21 | 1988-11-25 | Asia Electron Kk | メモリ・ブロックの書き込み、読み出し回路 |
| JPH0562787B2 (ja) * | 1987-05-21 | 1993-09-09 | Asia Electronics |
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