JPS6367639A - 割込み制御方式 - Google Patents
割込み制御方式Info
- Publication number
- JPS6367639A JPS6367639A JP21318086A JP21318086A JPS6367639A JP S6367639 A JPS6367639 A JP S6367639A JP 21318086 A JP21318086 A JP 21318086A JP 21318086 A JP21318086 A JP 21318086A JP S6367639 A JPS6367639 A JP S6367639A
- Authority
- JP
- Japan
- Prior art keywords
- level
- message
- interrupt
- interruption
- cpu102
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 235000002020 sage Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メツセージ転送によってイペ/ト(事象)を
発生するバスを用いる割込み制御方式〔従来の技術J 従来の割込み制御方式では、各々の割込み要求元(装置
等)からの割込み要求信号を、割込みレベルに対応した
処理装置の割込み処理部に直接入力している。この従来
方式1丁、小規模システムでは有効であるが、大規模シ
ステムでは、多数の割込み要求信号線をシステムバス上
に走らせる必要があり、極めて複雑な7ステムとなるか
、または、割込み要求信号線の数による制限から実現が
困難となる場合がある。
発生するバスを用いる割込み制御方式〔従来の技術J 従来の割込み制御方式では、各々の割込み要求元(装置
等)からの割込み要求信号を、割込みレベルに対応した
処理装置の割込み処理部に直接入力している。この従来
方式1丁、小規模システムでは有効であるが、大規模シ
ステムでは、多数の割込み要求信号線をシステムバス上
に走らせる必要があり、極めて複雑な7ステムとなるか
、または、割込み要求信号線の数による制限から実現が
困難となる場合がある。
メツセージ型バスは、このような問題を解決するため忙
提案されたシステム・バス方式である(例えば、「電子
科学J(1984年3月号)第13頁−第26頁参照)
0メツセージ型バスでは割込み要求信号がなく、代わり
にメツセージ空間を介して割込み要求先のアドレスにメ
ツセージを転送することによシ、イベント(事象)を発
生さ′せる。このえ弐罠より、システムバスは単純で拡
張が容易となる。また、広大なメツセージ空間により、
多数のメツセージレベルを定義することが可能である。
提案されたシステム・バス方式である(例えば、「電子
科学J(1984年3月号)第13頁−第26頁参照)
0メツセージ型バスでは割込み要求信号がなく、代わり
にメツセージ空間を介して割込み要求先のアドレスにメ
ツセージを転送することによシ、イベント(事象)を発
生さ′せる。このえ弐罠より、システムバスは単純で拡
張が容易となる。また、広大なメツセージ空間により、
多数のメツセージレベルを定義することが可能である。
上述したメツセージ型バスを、従来の割込み方式をとる
処理装置に接続しようとする場合、メツセージを受信す
ることによって処理装置に割込み要求信号を発生するイ
ンタフェース回路が会費になる。しかし、メツセージに
よって送られるイベントの数に比べて処理装置の割込み
線の数が少ないため、1対1に対応させることができな
いという欠点がある。
処理装置に接続しようとする場合、メツセージを受信す
ることによって処理装置に割込み要求信号を発生するイ
ンタフェース回路が会費になる。しかし、メツセージに
よって送られるイベントの数に比べて処理装置の割込み
線の数が少ないため、1対1に対応させることができな
いという欠点がある。
本発明の方式は、メツセージ転送により事象を発生する
メツセージ型バスと、 前記メツセージ転送により発生できる前記事象の数より
少ない数の割込レベルを有する処理手段と、前記バスか
らのメツセージの受信に応答して該メツセージ中に含ま
れるメツセージレベル情報を保持するとともに予め定め
た割込レベルで前記処理手段に割込み要求を行なう制御
手段とを少なくとも】つの第1の装置と 前記バス上にメツセージを送出する第2の装置とを備え
、 前記第1の装置において、前記処理手段が、自身に現在
設定されている割込レベルと前記制御手段からの割込レ
ベルとの比較結果に基づいて前記制御手段からの割込み
要求を受けつけたとき、前記制御手段に保持されている
前記メツセージレベル情報とソフトウェアにより設定さ
れている閾値レベルとの比較を行ないこの比較結果に基
づいて前記自身に現在設定されている割込みレベルを変
更する。
メツセージ型バスと、 前記メツセージ転送により発生できる前記事象の数より
少ない数の割込レベルを有する処理手段と、前記バスか
らのメツセージの受信に応答して該メツセージ中に含ま
れるメツセージレベル情報を保持するとともに予め定め
た割込レベルで前記処理手段に割込み要求を行なう制御
手段とを少なくとも】つの第1の装置と 前記バス上にメツセージを送出する第2の装置とを備え
、 前記第1の装置において、前記処理手段が、自身に現在
設定されている割込レベルと前記制御手段からの割込レ
ベルとの比較結果に基づいて前記制御手段からの割込み
要求を受けつけたとき、前記制御手段に保持されている
前記メツセージレベル情報とソフトウェアにより設定さ
れている閾値レベルとの比較を行ないこの比較結果に基
づいて前記自身に現在設定されている割込みレベルを変
更する。
次に本発明について図面を参照して詳細に説明する。
M】図を参照すると、本発明の一実施例はメ。
セージ型ンステムバス10】と、データ処理装置204
とから構成され、さらに、装置204は、処理部(CP
U)102と、バス・インターフェース部(BIU)1
03と、BIU103からCPU]02に割込み要求信
号を伝送するための割込要求線104とを有している。
とから構成され、さらに、装置204は、処理部(CP
U)102と、バス・インターフェース部(BIU)1
03と、BIU103からCPU]02に割込み要求信
号を伝送するための割込要求線104とを有している。
第2図に示すように、メツセージ型システムバX101
は、7ドレス/テータバス201. コマンドバス20
2および制御バス203からなり、装置204以下に磁
気ディスク装置等の装置205も接続されている。
は、7ドレス/テータバス201. コマンドバス20
2および制御バス203からなり、装置204以下に磁
気ディスク装置等の装置205も接続されている。
メツセージ型7ステムバスでは、メモリアクセス、■1
0アクセスおよび割込み袋求等の処理は全てバス上での
データ転送として扱われる。コマンドバス202上のコ
マンド信号は、データ転送がメモリ空間上かI10空間
上かメツセージ空間上かを指定する。アドレス/データ
バス201は、アドレス信号およびデータの転送で共用
しており、アドレス信号転送フェーズ(制御バス203
上の、信号により指定)のときのこのバス201上の信
号は前記コマンド信号の指定する空間上でのアドレスを
示す。I10空間またはメツセージ空間が指定されてい
るときには、バス201上のアドレス信号は、第3図に
示すように、送信先を示すデスティネー7!ノアドレス
フィールド301. 送信元を示すソースアドレスフィ
ールド302およびメツセージレベルフィールド303
を含/vでいる。例えば、装置205から装置204に
メツセージを転送するときには、装置205は、フィー
ルド301に装置204の識別(ID)番号、フィール
ド302に自身のID番号、303に転送すべきメツセ
ージレベルを設定したアドレス信号をバス201に出力
するとともにメツセージ空間を指定するコマンド信号を
バス202に出力する。
0アクセスおよび割込み袋求等の処理は全てバス上での
データ転送として扱われる。コマンドバス202上のコ
マンド信号は、データ転送がメモリ空間上かI10空間
上かメツセージ空間上かを指定する。アドレス/データ
バス201は、アドレス信号およびデータの転送で共用
しており、アドレス信号転送フェーズ(制御バス203
上の、信号により指定)のときのこのバス201上の信
号は前記コマンド信号の指定する空間上でのアドレスを
示す。I10空間またはメツセージ空間が指定されてい
るときには、バス201上のアドレス信号は、第3図に
示すように、送信先を示すデスティネー7!ノアドレス
フィールド301. 送信元を示すソースアドレスフィ
ールド302およびメツセージレベルフィールド303
を含/vでいる。例えば、装置205から装置204に
メツセージを転送するときには、装置205は、フィー
ルド301に装置204の識別(ID)番号、フィール
ド302に自身のID番号、303に転送すべきメツセ
ージレベルを設定したアドレス信号をバス201に出力
するとともにメツセージ空間を指定するコマンド信号を
バス202に出力する。
第4図は装[204がメツセージを受信する場合の動作
を示すフローチャートである。まず、装置204内のB
IU103は、バス上のメツセージ転送を検出すると、
アドレス信号中のディステイネ−S/!ノアドレスフィ
ールド301が自分のID番号と一致しているか比較し
くステップ4A)、一致シていれば、メツセージレベル
フィールド303の示すレベルがBIUl 03内に設
けたメ、セージレベルレジスタ(図示せず)の示すレベ
ルより大きい否かを判定し、等しいか小さければこのメ
ツセージを受は付けず、大きければ、このメツセージレ
ベルフィールド303の示すレベルをBIUI 03内
に設けた内部レジスタ(図示せず)に保持する(ステ、
グ4B)とともに、CPU】03に対する割込み要求線
104をアクティブにする(ステ、プ4C)。BIUか
らの割込みには予め定めた割込レベルが割当てられてい
る。
を示すフローチャートである。まず、装置204内のB
IU103は、バス上のメツセージ転送を検出すると、
アドレス信号中のディステイネ−S/!ノアドレスフィ
ールド301が自分のID番号と一致しているか比較し
くステップ4A)、一致シていれば、メツセージレベル
フィールド303の示すレベルがBIUl 03内に設
けたメ、セージレベルレジスタ(図示せず)の示すレベ
ルより大きい否かを判定し、等しいか小さければこのメ
ツセージを受は付けず、大きければ、このメツセージレ
ベルフィールド303の示すレベルをBIUI 03内
に設けた内部レジスタ(図示せず)に保持する(ステ、
グ4B)とともに、CPU】03に対する割込み要求線
104をアクティブにする(ステ、プ4C)。BIUか
らの割込みには予め定めた割込レベルが割当てられてい
る。
CPUへの割込み;ス、他にもタイマー割込み等、複数
種類あり、それぞれ個有の割込みレベルが割当てられて
いる。
種類あり、それぞれ個有の割込みレベルが割当てられて
いる。
次にCPU102は、割込み受付は可能な状態でありか
つBIUからの割込み要求レベルがCPU102の現在
の割込みレベル(カレントレベル)より高い場合には、
現在実行中の処理を中断してカレントレベルをこの割込
要求レベルに上げる(ステップ4Dおよび4E)。次に
、CPU102はBIUI 03の前記内部Vジスタに
保持されているメツセージレベルを読出しくステップ4
F)。
つBIUからの割込み要求レベルがCPU102の現在
の割込みレベル(カレントレベル)より高い場合には、
現在実行中の処理を中断してカレントレベルをこの割込
要求レベルに上げる(ステップ4Dおよび4E)。次に
、CPU102はBIUI 03の前記内部Vジスタに
保持されているメツセージレベルを読出しくステップ4
F)。
そのメツセージレベルと機絨的またはソフトフェア的に
よって予め設定した閾値レベルとの大小比較を行なう(
ステップ4G)。
よって予め設定した閾値レベルとの大小比較を行なう(
ステップ4G)。
メツセージレベルが閾値レベルより小でい場合に(言、
CPU]02はBIUI 03内に設けたメツセージレ
ベルレジスタ(図示せず)にこの閾値レベルを書込んで
、バス101からこの閾値レベルより高位レベルのメツ
セージだけを受付ける状態にし、CPU]02のカレン
トレベルを1つ上げて(ステ、プ4H)、割込み処理を
行なう(ステ、グ41)。この結果、これ以降は、BI
Uからの割込みおよびこの割込みよシレペルの低い割込
みをCPUは受は付けない。
CPU]02はBIUI 03内に設けたメツセージレ
ベルレジスタ(図示せず)にこの閾値レベルを書込んで
、バス101からこの閾値レベルより高位レベルのメツ
セージだけを受付ける状態にし、CPU]02のカレン
トレベルを1つ上げて(ステ、プ4H)、割込み処理を
行なう(ステ、グ41)。この結果、これ以降は、BI
Uからの割込みおよびこの割込みよシレペルの低い割込
みをCPUは受は付けない。
ステ、グ4Gにおいて、メツセージレベルが閾値レベル
より大きいかまたは等しい場合には、CPU102は、
BIUI 03内のメツセージレベルレジスタに最高位
レベルを書込んで、ハス10】からのメツセージを全て
受付けない状態にし、CPU102のカクノトレペルを
変更せずに割込み処理を行な5(ステップ4I)。
より大きいかまたは等しい場合には、CPU102は、
BIUI 03内のメツセージレベルレジスタに最高位
レベルを書込んで、ハス10】からのメツセージを全て
受付けない状態にし、CPU102のカクノトレペルを
変更せずに割込み処理を行な5(ステップ4I)。
以上、説明してきた閾値レベルはソフトウェアによって
変更可能である。すなわち、例えばメツセージレベルの
0OH−FFHがそれぞれ個有の割込み要求元(装置)
に割当てられている場合、例えば、閾値レベルを20H
に設定した時は、00H〜2(l までを割当てられ
た割込み要求元が高速割込みとして高い優先度が与えら
れ、21H〜FFHを割当てられた割込み要求元は低速
割込みとなる。
変更可能である。すなわち、例えばメツセージレベルの
0OH−FFHがそれぞれ個有の割込み要求元(装置)
に割当てられている場合、例えば、閾値レベルを20H
に設定した時は、00H〜2(l までを割当てられ
た割込み要求元が高速割込みとして高い優先度が与えら
れ、21H〜FFHを割当てられた割込み要求元は低速
割込みとなる。
以上説明したよう罠、本発明には、CPU等の処理部側
の有する割込みレベルの数による制限を受けることなく
多数のイベントの割込み処理を達成できるという効果が
ある。また、ソフトフェア的に閾値レベルを任意に設定
するとぎには、メ。
の有する割込みレベルの数による制限を受けることなく
多数のイベントの割込み処理を達成できるという効果が
ある。また、ソフトフェア的に閾値レベルを任意に設定
するとぎには、メ。
セージレベルの優先度の設定を、ノ1−ドウエアを変更
することなく行なうこともできるという効果がある。
することなく行なうこともできるという効果がある。
第1図は本発明の一実施例のブロック図、第2図はメツ
セージ型バスと、各装置との接続関係を示す図、第3図
はアドレス信号のフォーマットを示す図および第4図は
メツセージを受信したときの動作の流れ示す流れ図であ
る。 101 ・・・・メツセージ型バス、】02・・・・・
CPU。 103・・・・・・BIU、201 ・・・・・アトV
ス/データバス、202・・・・・・コマンドバス、2
03・・・・・制御バス、204・・・・・・データ処
理部[,301・・・・・・デスティネ7ヨノアドレス
フィールド、302・・・・・ソースアドレスフィール
ド、303・・・・・・メッセージレペルフィールド。 箔1図 fiZ図 万3図
セージ型バスと、各装置との接続関係を示す図、第3図
はアドレス信号のフォーマットを示す図および第4図は
メツセージを受信したときの動作の流れ示す流れ図であ
る。 101 ・・・・メツセージ型バス、】02・・・・・
CPU。 103・・・・・・BIU、201 ・・・・・アトV
ス/データバス、202・・・・・・コマンドバス、2
03・・・・・制御バス、204・・・・・・データ処
理部[,301・・・・・・デスティネ7ヨノアドレス
フィールド、302・・・・・ソースアドレスフィール
ド、303・・・・・・メッセージレペルフィールド。 箔1図 fiZ図 万3図
Claims (1)
- 【特許請求の範囲】 メッセージ転送により事象を発生するメッセージ型バス
と、 前記メッセージ転送により発生できる前記事象の数より
少ない数の割込レベルを有する処理手段と、前記バスか
らのメッセージの受信に応答して該メッセージ中に含ま
れるメッセージレベル情報を保持するとともに予め定め
た割込レベルで前記処理手段に割込み要求を行なう制御
手段とを有する少なくとも1つの第1の装置と、 前記バス上にメッセージを送出する少なくとも1つの第
2の装置とを備え、 前記第1の装置において、前記処理手段が、自身に現在
設定されている割込レベルと前記制御手段からの割込レ
ベルとの比較結果に基づいて前記制御手段からの割込み
要求を受けつけたとき、前記制御手段に保持されている
前記メッセージレベル情報と予め設定されている閾値レ
ベルとの比較を行ないこの比較結果に基づいて前記自身
に現在設定されている割込レベルを変更することを特徴
とする割込み制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21318086A JPS6367639A (ja) | 1986-09-09 | 1986-09-09 | 割込み制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21318086A JPS6367639A (ja) | 1986-09-09 | 1986-09-09 | 割込み制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6367639A true JPS6367639A (ja) | 1988-03-26 |
Family
ID=16634868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21318086A Pending JPS6367639A (ja) | 1986-09-09 | 1986-09-09 | 割込み制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6367639A (ja) |
-
1986
- 1986-09-09 JP JP21318086A patent/JPS6367639A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO1992015162A1 (en) | Method and apparatus for controlling data communication operations within stations of a local area network | |
EP0969384B1 (en) | Method and apparatus for processing information, and providing medium | |
JPS6367639A (ja) | 割込み制御方式 | |
JPS61138354A (ja) | デユアル・バス型高速デ−タ処理回路 | |
JP3399776B2 (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
JPH03204254A (ja) | データ受信装置 | |
JP3298558B2 (ja) | 監視制御メッセージの送受信方法 | |
JPS6269348A (ja) | デ−タ転送装置 | |
JP2961542B2 (ja) | データ処理システム | |
JP3172196B2 (ja) | 通信制御方法 | |
JP3050131B2 (ja) | アービトレーション方式 | |
JPH03144757A (ja) | ネットワークシステムにおけるパケット通信方式 | |
JPH1063606A (ja) | Dma転送制御方法 | |
JPS61269545A (ja) | 計算機システム | |
JPH0311848A (ja) | 通信制御装置 | |
JPH04245340A (ja) | 拡張システム監視方式 | |
JPS63300346A (ja) | Dma制御方式 | |
JPS6394356A (ja) | 割込処理制御方式 | |
JPH10214253A (ja) | リクエスト制御回路 | |
JPH0512181A (ja) | 電子計算機 | |
JPH0128971B2 (ja) | ||
JPH05265920A (ja) | 拡張記憶装置データ転送方式 | |
JPH01123551A (ja) | 調歩データ受信方式 | |
JPH06230980A (ja) | 割込み回路 | |
JP2000207274A (ja) | 共有メモリの読出制御装置および読出制御方法 |