JPH06230980A - 割込み回路 - Google Patents
割込み回路Info
- Publication number
- JPH06230980A JPH06230980A JP3264593A JP3264593A JPH06230980A JP H06230980 A JPH06230980 A JP H06230980A JP 3264593 A JP3264593 A JP 3264593A JP 3264593 A JP3264593 A JP 3264593A JP H06230980 A JPH06230980 A JP H06230980A
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- JP
- Japan
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- interrupt
- cpu
- signal
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 多くの割込みが発生するようなシステムにお
いて、割込み回路の規模を小さくする。 【構成】 多くの割込みを発生し得る処理部２Ａでの割
込み要因発生信号をアップ／ダウン・カウンタ１のイン
クリメント信号とし、これにより、処理部は割込み発生
をＣＰＵ３Ａへ伝える。ＣＰＵは割込みアクノレッジサ
イクルを実行し、その割込みアクノレッジ信号３ｘによ
り、カウンタ値，すなわち割込み保持数を１個デクリメ
ントする。 【効果】 ＣＰＵ３Ａへの割込み専用の記憶回路を付加
せずに済み、Ｈ／Ｗの構成を容易にできる。
いて、割込み回路の規模を小さくする。 【構成】 多くの割込みを発生し得る処理部２Ａでの割
込み要因発生信号をアップ／ダウン・カウンタ１のイン
クリメント信号とし、これにより、処理部は割込み発生
をＣＰＵ３Ａへ伝える。ＣＰＵは割込みアクノレッジサ
イクルを実行し、その割込みアクノレッジ信号３ｘによ
り、カウンタ値，すなわち割込み保持数を１個デクリメ
ントする。 【効果】 ＣＰＵ３Ａへの割込み専用の記憶回路を付加
せずに済み、Ｈ／Ｗの構成を容易にできる。
Description
【０００１】
【産業上の利用分野】この発明は、中央処理装置（以
下、ＣＰＵという）を備えた割込み回路に関し、特に、
割込み要因が多数発生するようなシステムにおいて割込
み要因を処理する回路に関する。
下、ＣＰＵという）を備えた割込み回路に関し、特に、
割込み要因が多数発生するようなシステムにおいて割込
み要因を処理する回路に関する。
【０００２】
【従来の技術】図６は従来の割込み回路の一例を示す図
であり、図において、３はＣＰＵであり、２は割込み要
因を発生する処理部であり、この場合ｎ個ある。４は上
記各処理部２からの割込み要因を入力とする論理和回路
であり、割込み線２ａを介して各処理部２からの割込み
出力を検出したならば、ＣＰＵ３の割込み（ＩＮＴ）入
力端子３ａを介して割込みが知らされ、ＣＰＵ３は割込
み処理を行う。
であり、図において、３はＣＰＵであり、２は割込み要
因を発生する処理部であり、この場合ｎ個ある。４は上
記各処理部２からの割込み要因を入力とする論理和回路
であり、割込み線２ａを介して各処理部２からの割込み
出力を検出したならば、ＣＰＵ３の割込み（ＩＮＴ）入
力端子３ａを介して割込みが知らされ、ＣＰＵ３は割込
み処理を行う。
【０００３】次に動作について説明する。処理部２で発
生した割込み要因は、それぞれの処理部２で記憶され、
それらの論理和がＣＰＵ３への割込みとなっている。
生した割込み要因は、それぞれの処理部２で記憶され、
それらの論理和がＣＰＵ３への割込みとなっている。
【０００４】
【発明が解決しようとする課題】従来の割込み回路は以
上のように構成されているので、割込み要因が多数発生
するようなシステムにおいては割込み発生を記憶する回
路が大きくなってしまう。また、個別の割込み線を物理
的に多数もつ事は、回路構成上の障害となるなどの問題
点があった。
上のように構成されているので、割込み要因が多数発生
するようなシステムにおいては割込み発生を記憶する回
路が大きくなってしまう。また、個別の割込み線を物理
的に多数もつ事は、回路構成上の障害となるなどの問題
点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、簡単な回路構成で、多数の割込
み発生処理を行える割込み回路を得る事を目的とする。
ためになされたもので、簡単な回路構成で、多数の割込
み発生処理を行える割込み回路を得る事を目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１の割込
み回路は、処理部２Ａで発生される割込み要因の発生数
を保持するとともに、中央処理装置（ＣＰＵ３Ａ）が割
込みを検出する度に発生するダウン信号（割込みアクノ
レッジ信号３ｘ）を入力して、割込み要因保持数を１個
デクリメントするアップ／ダウン・カウンタ１を備えて
いる。
み回路は、処理部２Ａで発生される割込み要因の発生数
を保持するとともに、中央処理装置（ＣＰＵ３Ａ）が割
込みを検出する度に発生するダウン信号（割込みアクノ
レッジ信号３ｘ）を入力して、割込み要因保持数を１個
デクリメントするアップ／ダウン・カウンタ１を備えて
いる。
【０００７】請求項２の割込み回路は、上記アップ／ダ
ウン・カウンタ１に加え、中央処理装置３Ｂが処理する
割込みイベント数だけ上記ダウン信号（Ｉ／Ｏアクセス
信号５ａ）を発生可能とするダウン信号発生手段（アド
レスデコーダ５）を備えて成る。
ウン・カウンタ１に加え、中央処理装置３Ｂが処理する
割込みイベント数だけ上記ダウン信号（Ｉ／Ｏアクセス
信号５ａ）を発生可能とするダウン信号発生手段（アド
レスデコーダ５）を備えて成る。
【０００８】請求項３の割込み回路は、請求項１のアッ
プ／ダウン・カウンタ１Ａ，１Ｂを割込みレベル毎に設
けるとともに、レベル選択手段（割込みレベルデコーダ
７，８）を設け、中央処理装置３Ｃより上記レベル選択
手段に割込みレベル選択信号６を供給して、上記アップ
／ダウン・カウンタ１Ａ，１Ｂに出力する割込み要因の
割込みレベルを設定可能としたものである。
プ／ダウン・カウンタ１Ａ，１Ｂを割込みレベル毎に設
けるとともに、レベル選択手段（割込みレベルデコーダ
７，８）を設け、中央処理装置３Ｃより上記レベル選択
手段に割込みレベル選択信号６を供給して、上記アップ
／ダウン・カウンタ１Ａ，１Ｂに出力する割込み要因の
割込みレベルを設定可能としたものである。
【０００９】
【作用】請求項１の割込み回路におけるアップ／ダウン
・カウンタは、割込み要因が発生する度にカウンタ値を
インクリメントし、ＣＰＵからのダウン信号により、カ
ウンタ値をデクリメントする。
・カウンタは、割込み要因が発生する度にカウンタ値を
インクリメントし、ＣＰＵからのダウン信号により、カ
ウンタ値をデクリメントする。
【００１０】請求項２の割込み回路では、ＣＰＵが割込
みイベントを処理して、ダウン信号発生手段によりダウ
ン信号を発生させることで、カウンタ値をデクリメント
させる。
みイベントを処理して、ダウン信号発生手段によりダウ
ン信号を発生させることで、カウンタ値をデクリメント
させる。
【００１１】請求項３の割込み回路では、ＣＰＵがレベ
ル選択手段に選択信号を出力することで、どの割込みレ
ベルのアップ／ダウン・カウンタのカウンタ値をインク
リメントさせるかを設定する。
ル選択手段に選択信号を出力することで、どの割込みレ
ベルのアップ／ダウン・カウンタのカウンタ値をインク
リメントさせるかを設定する。
【００１２】
実施例１．以下、この発明の実施例１を図１に基づいて
説明する。図１において、１はアップ／ダウン・カウン
タ（本実施例では４ビットカウンタである。）、２Ａは
割込みを発生させる処理部であり、割込み要因を記憶す
る記憶回路は備えていない。３ＡはＣＰＵである。４Ａ
は上記アップ／ダウン・カウンタ１からの４ビット出力
１ａ〜１ｄを入力とする論理和回路であり、カウンタ値
が“１”以上で、ＣＰＵ３Ａの割込み入力端子３ａに割
込み発生を知らせ、ＣＰＵ３Ａは割込み処理を行う。
説明する。図１において、１はアップ／ダウン・カウン
タ（本実施例では４ビットカウンタである。）、２Ａは
割込みを発生させる処理部であり、割込み要因を記憶す
る記憶回路は備えていない。３ＡはＣＰＵである。４Ａ
は上記アップ／ダウン・カウンタ１からの４ビット出力
１ａ〜１ｄを入力とする論理和回路であり、カウンタ値
が“１”以上で、ＣＰＵ３Ａの割込み入力端子３ａに割
込み発生を知らせ、ＣＰＵ３Ａは割込み処理を行う。
【００１３】次に動作を説明する。処理部２において割
込み要因が発生すると、そのことをアップ信号端子１ｕ
で受け、アップ／ダウン・カウンタ１のカウント値を１
個インクリメントさせる。アップ／ダウン・カウンタ１
の各ビット出力１ａ〜１ｄは論理和回路４Ａにより論理
和がとられており、カウント値が“１”以上であれば、
ＣＰＵ３へ割込みが入る。ＣＰＵ３は割込みを検出した
ならば、ダウン信号として割込みアクノレッジ信号出力
端子３ｂより割込みアクノレッジ信号３ｘをアップ／ダ
ウン・カウンタ１のダウン信号端子１ｅに出力し、割込
み処理を行う。この割込みアクノレッジ信号３ｘにより
アップ／ダウン・カウンタ１の割込み保持数，すなわち
カウント値が１個デクリメントされる。以後、ＣＰＵ３
Ａへの割込みは、アップ／ダウン・カウンタ１の割込み
保持数，すなわちカウント値が“０”になるまで行われ
る。
込み要因が発生すると、そのことをアップ信号端子１ｕ
で受け、アップ／ダウン・カウンタ１のカウント値を１
個インクリメントさせる。アップ／ダウン・カウンタ１
の各ビット出力１ａ〜１ｄは論理和回路４Ａにより論理
和がとられており、カウント値が“１”以上であれば、
ＣＰＵ３へ割込みが入る。ＣＰＵ３は割込みを検出した
ならば、ダウン信号として割込みアクノレッジ信号出力
端子３ｂより割込みアクノレッジ信号３ｘをアップ／ダ
ウン・カウンタ１のダウン信号端子１ｅに出力し、割込
み処理を行う。この割込みアクノレッジ信号３ｘにより
アップ／ダウン・カウンタ１の割込み保持数，すなわち
カウント値が１個デクリメントされる。以後、ＣＰＵ３
Ａへの割込みは、アップ／ダウン・カウンタ１の割込み
保持数，すなわちカウント値が“０”になるまで行われ
る。
【００１４】実施例２．なお、上記実施例１では、ＣＰ
Ｕ３からの割込みアクノレッジ信号３ｘをアップ／ダウ
ン・カウンタ１のダウン信号として用いたが、図２に示
すように、ダウン信号発生手段としてのアドレスデコー
ダ５を設けて、ＣＰＵ３Ｂが処理した要因の数だけダウ
ン信号を発行できるようにしてもよい。
Ｕ３からの割込みアクノレッジ信号３ｘをアップ／ダウ
ン・カウンタ１のダウン信号として用いたが、図２に示
すように、ダウン信号発生手段としてのアドレスデコー
ダ５を設けて、ＣＰＵ３Ｂが処理した要因の数だけダウ
ン信号を発行できるようにしてもよい。
【００１５】図３に基づいて、ＣＰＵ３Ｂとアドレスデ
コーダ５の動作を詳細に説明する。ＣＰＵ３Ｂは、メモ
リマップ上に割り当てられたＩ／Ｏデバイスをアクセス
する場合、その相当するアドレスに対し、アクセス信号
（制御信号３ｃ）を出力する。これをアドレスデコーダ
５により、アドレスバスからのデータ３ｄに基づいて該
当デバイスのみにＩ／Ｏアクセス信号５ａを出力できる
ようにする。この場合、Ｉ／Ｏアクセス信号の１本を、
カウンタ１のダウン信号とする。即ち、メモリマップ上
に、ダウン信号発行エリアを予約する。このようにアド
レスデコーダ５を用いて、ＣＰＵ３Ｂよりダウン信号を
発行できるようにすることで、例えば、類似の要因をカ
ウンタ１により保持した場合、これを１回の割込み処理
で複数要因について処理すれば、効率的な処理が可能と
なるし、又、割込み処理前後での定型処理の回数も減少
する。
コーダ５の動作を詳細に説明する。ＣＰＵ３Ｂは、メモ
リマップ上に割り当てられたＩ／Ｏデバイスをアクセス
する場合、その相当するアドレスに対し、アクセス信号
（制御信号３ｃ）を出力する。これをアドレスデコーダ
５により、アドレスバスからのデータ３ｄに基づいて該
当デバイスのみにＩ／Ｏアクセス信号５ａを出力できる
ようにする。この場合、Ｉ／Ｏアクセス信号の１本を、
カウンタ１のダウン信号とする。即ち、メモリマップ上
に、ダウン信号発行エリアを予約する。このようにアド
レスデコーダ５を用いて、ＣＰＵ３Ｂよりダウン信号を
発行できるようにすることで、例えば、類似の要因をカ
ウンタ１により保持した場合、これを１回の割込み処理
で複数要因について処理すれば、効率的な処理が可能と
なるし、又、割込み処理前後での定型処理の回数も減少
する。
【００１６】実施例３．また、図５に示すように、複数
の割込み入力毎にアップ／ダウン・カウンタ１Ａ，１Ｂ
・・・を設けるとともに、処理部２Ａ及び、処理部２Ｂ
の割込み要因を、どの割込みレベルで割込むかを選択で
きるように、レベル選択手段としての割込みレベルデコ
ーダ７及び８を設け、ＣＰＵ３Ｃにより、割込みレベル
を設定できるようにしても良い。
の割込み入力毎にアップ／ダウン・カウンタ１Ａ，１Ｂ
・・・を設けるとともに、処理部２Ａ及び、処理部２Ｂ
の割込み要因を、どの割込みレベルで割込むかを選択で
きるように、レベル選択手段としての割込みレベルデコ
ーダ７及び８を設け、ＣＰＵ３Ｃにより、割込みレベル
を設定できるようにしても良い。
【００１７】割込みレベルデコーダの具体例を説明する
と、例えば図４に示すように、ゲート付きのデコーダを
用いた場合、レベル選択信号６により決められたＤｅｃ
？が論理和回路９または１０を介して、アップ／ダウン
・カウンタ１Ａまたは１Ｂに出力される。これはＧＡＴ
Ｅ入力によりマスク可能であり、言い換えれば、どの割
込みレベルを使うかを予め決めておけば、処理部２Ａ，
２Ｂより出力されるｕｐ信号がＧＡＴＥを開けて、該当
レベルのアップ／ダウン・カウンタをインクリメントで
きる。
と、例えば図４に示すように、ゲート付きのデコーダを
用いた場合、レベル選択信号６により決められたＤｅｃ
？が論理和回路９または１０を介して、アップ／ダウン
・カウンタ１Ａまたは１Ｂに出力される。これはＧＡＴ
Ｅ入力によりマスク可能であり、言い換えれば、どの割
込みレベルを使うかを予め決めておけば、処理部２Ａ，
２Ｂより出力されるｕｐ信号がＧＡＴＥを開けて、該当
レベルのアップ／ダウン・カウンタをインクリメントで
きる。
【００１８】尚、本実施例３の場合、割込みレベルデコ
ーダは１つでも構わない。また、実施例１と実施例２の
構成に本実施例３を組合せた構成も考えられる。
ーダは１つでも構わない。また、実施例１と実施例２の
構成に本実施例３を組合せた構成も考えられる。
【００１９】
【発明の効果】以上のように、この発明の請求項１の割
込み回路によれば割込み発生数をアップ／ダウン・カウ
ンタで保持させ、ＣＰＵからのダウン信号で自動的にデ
クリメントされるので、割込み発生を記憶する回路を各
要因毎に持つ必要がなくなり、割込み要因を記憶する部
分を簡略化できる。
込み回路によれば割込み発生数をアップ／ダウン・カウ
ンタで保持させ、ＣＰＵからのダウン信号で自動的にデ
クリメントされるので、割込み発生を記憶する回路を各
要因毎に持つ必要がなくなり、割込み要因を記憶する部
分を簡略化できる。
【００２０】請求項２の割込み回路によれば、割込み数
をＣＰＵによりデクリメントできるようにすることで、
ＣＰＵで処理数を自由に設定できて、一度の割込みサイ
クルで複数の要因処理を行え、ＣＰＵ処理が高速化され
る。
をＣＰＵによりデクリメントできるようにすることで、
ＣＰＵで処理数を自由に設定できて、一度の割込みサイ
クルで複数の要因処理を行え、ＣＰＵ処理が高速化され
る。
【００２１】請求項３の割込み回路によれば、割込みレ
ベルをＣＰＵにより設定できるようにしたので、処理分
配をＣＰＵが自由に行えるようになる。
ベルをＣＰＵにより設定できるようにしたので、処理分
配をＣＰＵが自由に行えるようになる。
【図１】この発明の実施例１による割込み回路の構成図
である。
である。
【図２】この発明の実施例２による割込み回路を示す構
成図である。
成図である。
【図３】実施例２におけるＣＰＵ及びデコーダの動作を
説明する図である。
説明する図である。
【図４】この発明の実施例３の割込み回路の割込みレベ
ルデコーダを説明する図である。
ルデコーダを説明する図である。
【図５】実施例３の割込み回路を示す構成図である。
【図６】従来の割込み回路の一例を示す構成図である。
１，１Ａ，１Ｂ アップ／ダウン・カウンタ ２Ａ，２Ｂ 処理部 ３Ａ，３Ｂ，３Ｃ ＣＰＵ ５ アドレスデコーダ（ダウン信号発生手段） ７，８ 割込みレベルデコーダ（レベル選択手段）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (3)
- 【請求項１】 中央処理装置を備えた割込み回路におい
て、処理部で発生される割込み要因の発生数を保持する
アップ／ダウン・カウンタを備え、このアップ／ダウン
・カウンタは、上記中央処理装置が上記アップ／ダウン
・カウンタからの割込みを検出する度に発生するダウン
信号を入力して、割込み要因保持数を１個デクリメント
することを特徴とする割込み回路。 - 【請求項２】 中央処理装置が処理する割込みイベント
数だけ上記ダウン信号を発生可能とするダウン信号発生
手段を設けたことを特徴とする請求項第１項記載の割込
み回路。 - 【請求項３】 上記アップ／ダウン・カウンタを割込み
レベル毎に設けるとともに、レベル選択手段を設け、上
記中央処理装置より上記レベル選択手段に割込みレベル
選択信号を供給して、上記アップ／ダウン・カウンタに
出力する割込み要因の割込みレベルを設定可能としたこ
とを特徴とする請求項第１項記載の割込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264593A JPH06230980A (ja) | 1993-01-28 | 1993-01-28 | 割込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3264593A JPH06230980A (ja) | 1993-01-28 | 1993-01-28 | 割込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230980A true JPH06230980A (ja) | 1994-08-19 |
Family
ID=12364593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3264593A Pending JPH06230980A (ja) | 1993-01-28 | 1993-01-28 | 割込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010048185A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 인터럽트 처리장치 |
-
1993
- 1993-01-28 JP JP3264593A patent/JPH06230980A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010048185A (ko) * | 1999-11-25 | 2001-06-15 | 박종섭 | 인터럽트 처리장치 |
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