JPH0612261A - 割込制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 入出力装置対応のレジスタ退避・回復，制御
テーブルアドレス変更等の処理を不要としたデータ転送
装置の割込制御回路を提供する。 【構成】 入出力装置から割込みが発生すると、割込レ
ジスタ３１の割込表示ビットをオンとし、割込要求検出
回路３２が割込要求検出信号をオンとし、割込表示ビッ
トの内容から割込番号生成回路３３が割込番号を生成す
る。この割込番号とレジスタ個数レジスタ３４にあらか
じめセットしてあるレジスタ個数からベースアドレスを
ベースアドレス作成回路３５により計算し、ベースアド
レスと命令レジスタ３８のレジスタ番号を加算すること
により、レジスタアドレス作成回路３７でレジスタの物
理アドレスを生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理システムにお
ける中央処理装置（以下、ＣＰＵという）からの指示に
従って、複数の入出力装置との間のデータ転送制御を行
うデータ転送装置の割込制御回路に関するものである。

【０００２】

【従来の技術】従来、複数の入出力装置からの割込要求
を制御する場合、データ転送装置の処理部で以下の通り
行われている。

【０００３】割込制御回路により割込要因をベクトル化
してベクトル分岐し、その要因対応処理内でどの入出力
装置に対応するかを識別して汎用レジスタの退避・回復
および制御テーブルアドレスの変更の処理を行う。

【０００４】

【発明が解決しようとする課題】以上の処理は、接続さ
れている入出力装置対応に行われるため、それぞれの入
出力装置に対応する処理要求が発生する度に実行する必
要がある。このため、接続される入出力装置数が増加す
るとデータ転送装置の処理部の処理ステップ数増加の要
因となり、装置高性能化の障害となる。

【０００５】本発明は、上記事情によりなされたもので
あり、前述の入出力装置対応の汎用レジスタの退避・回
復，制御テーブルアドレスの変更等の処理を不要とする
ことにより、データ転送装置の処理部の処理ステップ数
を削減して高性能な装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明にかかる割込制御
回路は、各入出力装置および中央処理装置からの割込信
号を割込表示ビットとして保持する割込レジスタと、割
込表示ビットから割込要求検出信号を作成する割込要求
検出回路と、割込受付後の分岐アドレスを割込表示ビッ
トから作成する割込ベクタ作成回路と、割込表示ビット
を入力として割込みを要求した入出力装置に対応する割
込番号を作成する割込番号生成回路と、入出力装置当た
り使用する汎用レジスタ数を保持するレジスタ個数レジ
スタと、割込番号あるいは中央処理装置から指定する入
出力装置識別番号と汎用レジスタの使用数とから汎用レ
ジスタファイルのベースアドレスを算出するベースアド
レス作成回路と、作成したベースアドレスを保持するベ
ースアドレスレジスタと、ベースアドレスと命令レジス
タに設定された命令で指定するレジスタ番号とから汎用
レジスタの物理アドレスを作成するレジスタアドレス作
成回路を備えたものである。

【０００７】

【作用】本発明においては、 （１）入出力装置から割込みが発生した場合：割込みを
要求した入出力装置に対応する割込レジスタの割込表示
ビットをオンとし、かつ割込要求検出回路において割込
要求検出信号をオンとする。

【０００８】一方、処理部よりあらかじめ入出力装置当
たり使用するレジスタの個数をレジスタ個数レジスタに
セットしておき、前記割込要求検出信号がオンとなる
と、割込レジスタの割込表示ビットの内容から割込番号
を生成する。

【０００９】次に、生成した割込番号と前記レジスタ個
数とから、汎用レジスタファイルのベースアドレスをベ
ースアドレス作成回路により計算し、結果をベースアド
レスレジスタに設定する。命令で指定されるレジスタ番
号を前記ベースアドレスからの相対値と見なして、ベー
スアドレスとレジスタ番号を加算することによりレジス
タの物理アドレスを生成することができる。

【００１０】（２）ＣＰＵから割込みが発生した場合：
割込番号生成回路からの割込番号の代わりにＣＰＵから
指定される入出力装置識別番号を用いる以外は、（１）
と同様である。

【００１１】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。まず、全体の概要について説明する。図２
は、システムバス１４を介してＣＰＵ１１、メモリ（以
下、ＭＥＭという）１２と、入出力バス１５を介して複
数の入出力装置１３と接続されるデータ転送装置２０の
接続構成図、図３は、処理部２１，データ転送制御部２
２および割込制御回路２３からなるデータ転送装置２０
の内部構成図である。

【００１２】図１は本発明の割込制御回路の一実施例を
示すブロック図で、図３で示した割込制御回路２３の詳
細な構成図である。図中、３１は前記各入出力装置１３
からの割込要求信号をラッチして、各入出力装置対応に
割込みの有無を表示する割込レジスタ、３２は前記割込
レジスタ３１の各割込表示ビットとＣＰＵ１１からの割
込みをオアして割込みが発生したことを検出し、ベース
アドレス作成回路３５をイネーブルする割込要求検出回
路、３３は前記割込レジスタ３１の各入出力装置１３か
らの割込要求状況と割込優先順位とから受付けるべき入
出力装置１３からの割込みを決定し、割込番号を生成す
る割込番号生成回路、３４は前記処理部２１からあらか
じめ通知される入出力装置当たり使用するレジスタ数を
保持するレジスタ個数レジスタ、３５は前記割込要求検
出回路３２からのイネーブル指示を受けて、割込番号生
成回路３３からの割込番号あるいはＣＰＵ１１から指定
される入出力装置識別番号とレジスタ個数レジスタ３４
のレジスタ個数とから汎用レジスタファイルのベースア
ドレスを算出するベースアドレス作成回路、３６は前記
ベースアドレス作成回路３５からのベースアドレスを保
持するベースアドレスレジスタ、３７はベースアドレス
と命令レジスタ３８で指定したレジスタ番号とからレジ
スタの物理アドレスを生成するレジスタアドレス作成回
路、３８は前記処理部２１に指示する命令レジスタであ
る。３９は割込受付後の分岐アドレスを割込レジスタ３
１の割込表示ビットから作成する割込ベクタ作成回路で
ある。

【００１３】以下、図１に基づき本実施例の動作を図４
のフローチャートを参照して説明する。なお、図４の
（１）〜（７）は各ステップを示す。 ＜入出力装置から割込要求が発生した場合＞入出力装置
１３から割込要求があると（１）、割込んだ入出力装置
１３に対応する割込レジスタ３１の割込表示ビットがオ
ンとなり、以後割込が引き取られるまでオン状態を保持
する（２）。全ての割込表示ビットの状態は割込要求検
出回路３２でオアしており、割込表示ビットがオンとな
ると、割込要求検出信号を生成してベースアドレス生成
回路３５に送出する。

【００１４】一方、割込番号生成回路３３は割込レジス
タ３１の割込表示ビットのオン／オフの状態から割込優
先順位に従って、次に、引き取るべき割込要求に対応す
る入出力装置１３の割込番号を生成して、ベースアドレ
ス作成回路３５に送出する（３）。

【００１５】ベースアドレス作成回路３５は割込要求検
出信号を受けると、割込番号とレジスタ個数レジスタ３
４に既に設定されている汎用レジスタの使用個数Ｎか
ら、例えば、次のように図３の処理部２１の汎用レジス
タファイルのベースアドレスを作成する（４）。

【００１６】

【数１】 ベースアドレスレジスタ３６はこのベースアドレス情報
を受けると、これを保持し、レジスタアドレス作成回路
３７に出力する（５）。レジスタアドレス作成回路３７
は、命令レジスタ３８に設定された汎用レジスタ番号Ｒ
１〜Ｒｎとベースアドレスとを加算し、レジスタファイ
ル上の実際のアドレスを生成する。 ＜ＣＰＵ１１から割込要求が発生した場合＞ＣＰＵ１１
からの割込信号を割込要求検出回路３２で直接受け
（６）、割込要求検出信号を生成してベースアドレス作
成回路３５へ送出する。ＣＰＵ１１からは割込要求と同
時にどの入出力装置１３に対する処理要求であるかを示
す入出力装置識別番号がベースアドレス作成回路３５へ
通知される（７）。以下、入出力装置１３からの割込要
求が発生した場合と同様の動作で、図３の処理部２１の
レジスタファイル上の実際のアドレスが生成される
（５）。

【００１７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵおよびＭＥＭと複数の入出力装置間のデー
タ転送制御を行うデータ転送装置の割込制御回路におい
て、ＣＰＵからの入出力装置に対する処理要求割込みお
よび入出力装置からの割込が発生した場合、対応する入
出力装置に対するデータ転送処理に当たって、入出力装
置対応に使用する汎用レジスタ群を自動的に切り換える
ようにしたため、割込要因をベクトルとしてベクトル分
岐した後の該当入出力装置に対応して、従来、処理部が
行っていた割込み発生ごとに必要とする該当入出力装置
対応の処理環境への変更処理（汎用レジスタの退避・回
復，制御テーブルアドレスの変更等）が不要となり、直
ちに割込み要因に対応する処理が可能となり、同装置の
高性能化へ寄与するものである。

【図面の簡単な説明】

【図１】本発明にかかる割込制御回路の詳細な構成を示
すブロック図である

【図２】本発明の適用対象であるデータ転送装置の情報
処理システムにおける接続構成を示すブロック図であ
る。

【図３】図２におけるデータ転送装置の構成を示すブロ
ック図である。

【図４】図１の実施例の動作を説明するためのフローチ
ャートである。

【符号の説明】

１１ ＣＰＵ １２ ＭＥＭ １３ 入出力装置 １４ システムバス １５ 入出力バス ２０ データ転送装置 ２１ 処理部 ２２ データ転送制御部 ２３ 割込制御回路 ３１ 割込レジスタ ３２ 割込要求検出回路 ３３ 割込番号生成回路 ３４ レジスタ個数レジスタ ３５ ベースアドレス作成回路 ３６ ベースアドレスレジスタ ３７ レジスタアドレス作成回路 ３８ 命令レジスタ ３９ 割込ベクタ作成回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置およびメモリとシステムバ
   スを介して接続され、かつ複数の入出力装置と入出力バ
   スを介して接続され、前記中央処理装置からの割込み要
   求および前記入出力装置からの割込要求が発生した場
   合、処理部において、これらの割込要求を前記入出力装
   置対応に受付，処理することにより、前記中央処理装置
   およびメモリとこれらの入出力装置との間のデータ転送
   制御を行うデータ転送装置における前記中央処理装置へ
   割込みを行う割込制御回路であって、前記各入出力装置
   および中央処理装置からの割込信号を割込表示ビットと
   して保持する割込レジスタと、前記割込表示ビットから
   割込要求検出信号を作成する割込要求検出回路と、割込
   受付後の分岐アドレスを前記割込表示ビットから作成す
   る割込ベクタ作成回路と、前記割込表示ビットを入力と
   して割込みを要求した前記入出力装置に対応する割込番
   号を作成する割込番号生成回路と、前記入出力装置当た
   り使用する汎用レジスタ数を保持するレジスタ個数レジ
   スタと、割込番号あるいは前記中央処理装置から指定す
   る入出力装置識別番号と前記汎用レジスタの使用数とか
   ら汎用レジスタファイルのベースアドレスを算出するベ
   ースアドレス作成回路と、作成したベースアドレスを保
   持するベースアドレスレジスタと、ベースアドレスと命
   令レジスタに設定された命令で指定するレジスタ番号と
   から汎用レジスタの物理アドレスを作成するレジスタア
   ドレス作成回路とを備えたことを特徴とする割込制御回
   路。