JPH01175033A - レジスタ制御装置 - Google Patents
レジスタ制御装置Info
- Publication number
- JPH01175033A JPH01175033A JP62232807A JP23280787A JPH01175033A JP H01175033 A JPH01175033 A JP H01175033A JP 62232807 A JP62232807 A JP 62232807A JP 23280787 A JP23280787 A JP 23280787A JP H01175033 A JPH01175033 A JP H01175033A
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- JP
- Japan
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- register
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報処理装置等の装置を制御するレジスタを
拡張するための制御装置に関する。
拡張するための制御装置に関する。
従来の技術
第２図は従来の制御装置のブロック図を示すものであり
、３はレジスタ基本部分である。４はレジスタ拡張部分
であり、レジスタ基本部分と同一アドレスで、使用して
いないデータビットに割り当てられている。５はアドレ
ス検出回路で、アドレスバス７上のアドレスがレジスタ
を指し示し、書き込み要求信号８が入力されると、レジ
スタに対して書き込み信号５０１を出力する。書き込み
信号５０１はレジスタ基本部分３とレジスタ拡張部分４
へ入力される。
、３はレジスタ基本部分である。４はレジスタ拡張部分
であり、レジスタ基本部分と同一アドレスで、使用して
いないデータビットに割り当てられている。５はアドレ
ス検出回路で、アドレスバス７上のアドレスがレジスタ
を指し示し、書き込み要求信号８が入力されると、レジ
スタに対して書き込み信号５０１を出力する。書き込み
信号５０１はレジスタ基本部分３とレジスタ拡張部分４
へ入力される。
以上のように構成された従来の制御装置においては、ア
ドレスバス７上のアドレスがレジスタを指し示し、書き
込み要求信号８がアドレス検出回路５に入力されると、
アドレス検出回路５より書き込み信号５０１が出力され
、レジスタ基本部分３とレジスタ拡張部分４の両Ｈにレ
ジスタ書き込み信号５０１が送られ、そのときのデータ
バス６上のデータがレジスタ基本部分３とレジスタ拡張
部分４に書き込まれる。
ドレスバス７上のアドレスがレジスタを指し示し、書き
込み要求信号８がアドレス検出回路５に入力されると、
アドレス検出回路５より書き込み信号５０１が出力され
、レジスタ基本部分３とレジスタ拡張部分４の両Ｈにレ
ジスタ書き込み信号５０１が送られ、そのときのデータ
バス６上のデータがレジスタ基本部分３とレジスタ拡張
部分４に書き込まれる。
発明が解決しようとする問題点
しかしながら、上記のような構成では、レジス夕を拡張
する前の、レジスタの基本部分のみを使用する制御プロ
グラムな、拡張されたレジスタに対して使用したとき、
拡張前のレジスタでは使用していない領域の値は定義さ
れていないので、拡張部分４の値が定まらない、従って
拡張機能が働いてしまうという問題点を有していた。
する前の、レジスタの基本部分のみを使用する制御プロ
グラムな、拡張されたレジスタに対して使用したとき、
拡張前のレジスタでは使用していない領域の値は定義さ
れていないので、拡張部分４の値が定まらない、従って
拡張機能が働いてしまうという問題点を有していた。
本発明はかかる点に鑑み、互換性のあるレジスタの拡張
を行うための制御装置を提供することを目的とする。
を行うための制御装置を提供することを目的とする。
問題点を解決するための手段
本発明はレジスタの基本部分のみを使用する場合のアド
レス（以下基本アドレスと記す）の検出回路と、前記レ
ジスタ基本部分とレジスタ拡張部分の両方を使用する場
合のアドレス（以下拡張アドレスと記す）の検出回路を
別々に設け、基本アドレスを検出したときは、レジスタ
の基本部分に書き込み、拡張アドレスを検出したときは
レジスタの基本部分と拡張部分の両方に書き込むことで
、互換性のあるレジスタの拡張を可能としたものである
。
レス（以下基本アドレスと記す）の検出回路と、前記レ
ジスタ基本部分とレジスタ拡張部分の両方を使用する場
合のアドレス（以下拡張アドレスと記す）の検出回路を
別々に設け、基本アドレスを検出したときは、レジスタ
の基本部分に書き込み、拡張アドレスを検出したときは
レジスタの基本部分と拡張部分の両方に書き込むことで
、互換性のあるレジスタの拡張を可能としたものである
。
作用
本発明は前記した構成により、レジスタ基本部分のみを
使用するプログラムは、基本アドレスを使用することで
、レジスタ拡張部分の値を変更せずに、レジスタ基本部
分にのみ書き込むことができる。レジスタ基本部分とレ
ジスタ拡張部分を使用するプログラムは、拡張アドレス
を使用することで、レジスタ基本部分とレジスタ拡張部
分に同時に書き込むことができる。
使用するプログラムは、基本アドレスを使用することで
、レジスタ拡張部分の値を変更せずに、レジスタ基本部
分にのみ書き込むことができる。レジスタ基本部分とレ
ジスタ拡張部分を使用するプログラムは、拡張アドレス
を使用することで、レジスタ基本部分とレジスタ拡張部
分に同時に書き込むことができる。
実施例
第１図は本発明の実施例におけるレジスタ制御装置のブ
ロック図を示すものである。第１図において、３はレジ
スタ基本部分を、４はレジスタ拡張部分を示す。１はレ
ジスタ基本部分３に書き込みするためのアドレス（以下
基本アドレスと記す）を検出する基本アドレス検出回路
、２はレジスタ拡張部分４とレジスタ基本部分３に書き
込むためのアドレス（以下拡張アドレスと記す）を検出
する拡張アドレス検出回路を示す。基本アドレス検出回
路１の出力（以下基本機能書き込み信号と記す）１０１
と、拡張アドレス検出回路２の出力（以下拡張機能書き
込み信号と記す）２０１はＯＲ接続され、レジスタ基本
部分３へ入力される。拡張機能書き込み信号２０１はレ
ジスタ拡張部分４へも入力される。
ロック図を示すものである。第１図において、３はレジ
スタ基本部分を、４はレジスタ拡張部分を示す。１はレ
ジスタ基本部分３に書き込みするためのアドレス（以下
基本アドレスと記す）を検出する基本アドレス検出回路
、２はレジスタ拡張部分４とレジスタ基本部分３に書き
込むためのアドレス（以下拡張アドレスと記す）を検出
する拡張アドレス検出回路を示す。基本アドレス検出回
路１の出力（以下基本機能書き込み信号と記す）１０１
と、拡張アドレス検出回路２の出力（以下拡張機能書き
込み信号と記す）２０１はＯＲ接続され、レジスタ基本
部分３へ入力される。拡張機能書き込み信号２０１はレ
ジスタ拡張部分４へも入力される。
以上のように構成された本実施例の制御装置について、
以下にその動作を説明する。
以下にその動作を説明する。
基本アドレス検出回路１にアドレスバス７から基本アド
レスと、書き込み要求信号８が入力されると、基本アド
レス検出回路１から基本機能書き込み信号１０１が出力
される。基本機能書き込み信号１０１はレジスタ基本部
分３に入力され、そのときのデータバス６上のデータが
レジスタ基本部分３に書き込まれる。
レスと、書き込み要求信号８が入力されると、基本アド
レス検出回路１から基本機能書き込み信号１０１が出力
される。基本機能書き込み信号１０１はレジスタ基本部
分３に入力され、そのときのデータバス６上のデータが
レジスタ基本部分３に書き込まれる。
拡張アドレス検出回路２にアドレスバス７から拡張アド
レスと、書き込み要求信号８が入力されると、拡張アド
レス検出回路２から拡張機能書き込み信号２０１が出力
される。拡張機能書き込み信号２０１はレジスタ拡張部
分４とレジスタ基本部分３に入力され、そのときのデー
タバス６上のデータがレジスタ拡張部分４とレジスタ基
本部分３の両方に書き込まれる。
レスと、書き込み要求信号８が入力されると、拡張アド
レス検出回路２から拡張機能書き込み信号２０１が出力
される。拡張機能書き込み信号２０１はレジスタ拡張部
分４とレジスタ基本部分３に入力され、そのときのデー
タバス６上のデータがレジスタ拡張部分４とレジスタ基
本部分３の両方に書き込まれる。
以上のように本実施例によれば、基本アドレス検出回路
１と拡張アドレス検出回路２を設け、各々の出力をＯＲ
接続し、レジスタ基本部分３に入力することにより、基
本アドレスと拡張アドレスが分離でき、レジスタの基本
部分のみを使するが、レジスタの基本部分と拡張部分の
両方を使用するかのレジスタの使用方法に応じて、上記
基本アドレスと拡張アドレスを使い分けることで、互換
性のあるレジスタの拡張ができる。
１と拡張アドレス検出回路２を設け、各々の出力をＯＲ
接続し、レジスタ基本部分３に入力することにより、基
本アドレスと拡張アドレスが分離でき、レジスタの基本
部分のみを使するが、レジスタの基本部分と拡張部分の
両方を使用するかのレジスタの使用方法に応じて、上記
基本アドレスと拡張アドレスを使い分けることで、互換
性のあるレジスタの拡張ができる。
発明の詳細
な説明したように、本発明によれば、互換性のあるレジ
スタの拡張を行うことができ、その大川効果は大きい。
スタの拡張を行うことができ、その大川効果は大きい。
【図面の簡単な説明】
第１図は本発明の一実施例におけるレジスタ制御装置の
ブロック図、第２図は従来のレジスタ制御装置のブロッ
ク図である。 １・・・基本アドレス検出回路、２・・・拡張アドレス
検出回路、３・・・レジスタ基本部分、４・・・レジス
タ拡張部分、５・・・アドレス検出回路、６・・・デー
タバス、７・・・アドレスバス、８・・・書き込み要求
信号、１０１・・・基本機能書き込み信号、２０１・・
・拡張機能書き込み信号、５０１・・・レジスタ書き込
み信号代理人の氏名 弁理士 中尾敏男 はか１名卜シ
ブロック図、第２図は従来のレジスタ制御装置のブロッ
ク図である。 １・・・基本アドレス検出回路、２・・・拡張アドレス
検出回路、３・・・レジスタ基本部分、４・・・レジス
タ拡張部分、５・・・アドレス検出回路、６・・・デー
タバス、７・・・アドレスバス、８・・・書き込み要求
信号、１０１・・・基本機能書き込み信号、２０１・・
・拡張機能書き込み信号、５０１・・・レジスタ書き込
み信号代理人の氏名 弁理士 中尾敏男 はか１名卜シ
Claims (1)
- 基本部分と拡張部分から構成されるレジスタと、前記レ
ジスタの基本部分を示す基本アドレスを検出する基本ア
ドレス検出回路と、前記レジスタの基本部分と拡張部分
を示す拡張アドレスを検出する拡張アドレス検出回路を
有し、前記基本アドレス検出回路が基本アドレスを検出
したときは、前記レジスタの基本部分に書き込み、前記
拡張アドレス検出回路が拡張アドレスを検出したときは
、前記レジスタの基本部分と拡張部分に書き込むことを
特徴とするレジスタ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232807A JPH01175033A (ja) | 1987-09-17 | 1987-09-17 | レジスタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232807A JPH01175033A (ja) | 1987-09-17 | 1987-09-17 | レジスタ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175033A true JPH01175033A (ja) | 1989-07-11 |
Family
ID=16945074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232807A Pending JPH01175033A (ja) | 1987-09-17 | 1987-09-17 | レジスタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175033A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424547A (en) * | 1977-07-26 | 1979-02-23 | Nec Corp | Control system for memory extension |
-
1987
- 1987-09-17 JP JP62232807A patent/JPH01175033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424547A (en) * | 1977-07-26 | 1979-02-23 | Nec Corp | Control system for memory extension |
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