JPH01287767A - Ｒａｍの制御回路 - Google Patents
Ｒａｍの制御回路Info
- Publication number
- JPH01287767A JPH01287767A JP11718888A JP11718888A JPH01287767A JP H01287767 A JPH01287767 A JP H01287767A JP 11718888 A JP11718888 A JP 11718888A JP 11718888 A JP11718888 A JP 11718888A JP H01287767 A JPH01287767 A JP H01287767A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- cpu
- address
- bus
- peripheral circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＣＰＵに接続されるＲＡＭと、周辺回路で
使用されるＲＡＭとを共通にするための制御回路に関す
る。
使用されるＲＡＭとを共通にするための制御回路に関す
る。
［従来の技術］
従来のシステムにおいては、ＣＰＵに接続される、ワー
キングＲＡＭやスタックポインタ等のＲＡＭと、周辺回
路が使用する、テーブルＲＡＭやレジスター等のＲＡＭ
とが個別に設けられている。
キングＲＡＭやスタックポインタ等のＲＡＭと、周辺回
路が使用する、テーブルＲＡＭやレジスター等のＲＡＭ
とが個別に設けられている。
［発明が解決しようとする課題］
このようなシステムでは少なくとも２個のＲＡＭを必要
とし、又、回路が複雑となるために高価となる。
とし、又、回路が複雑となるために高価となる。
ＤＭＡ（ダイレクト・メモリ・アクセス）を利用すれば
共通のＲＡＭ（コモンＲＡＭという）とすることができ
るが、この方法では、回路が大型化し、 ゛そのた
めにＣＰＵの動作特性が低下するという欠点があった。
共通のＲＡＭ（コモンＲＡＭという）とすることができ
るが、この方法では、回路が大型化し、 ゛そのた
めにＣＰＵの動作特性が低下するという欠点があった。
この発明は上述したような欠点をなくすためになされた
ものであり、ＣＰＵの特性を低下させることなくＲＡＭ
の共通化を図るためのＲＡＭの制御回路を提供すること
を目的とする。
ものであり、ＣＰＵの特性を低下させることなくＲＡＭ
の共通化を図るためのＲＡＭの制御回路を提供すること
を目的とする。
［課題を解決するための手段］
この発明のＲＡＭの制御回路は、ＣＰＵと、周辺回路と
、データバスに接続されたＲＡＭとを有するシステムに
おいて、 該システムのクロックを４分周した制御クロックを作成
するクロックジェネレータと、作成された制御クロック
に基づきＣＰＵあるいは周辺回路のいずれか一方を制御
できるように、データバスをＣＰＵあるいは周辺回路に
選択的に接続するバスコントローラと、 前記制御クロックに基づきＣＰＵのアドレスあるいは周
辺回路のアドレスの一方を選択的にＲＡＭに接続するア
ドレスコントローラと、を備えたことを特徴とする。
、データバスに接続されたＲＡＭとを有するシステムに
おいて、 該システムのクロックを４分周した制御クロックを作成
するクロックジェネレータと、作成された制御クロック
に基づきＣＰＵあるいは周辺回路のいずれか一方を制御
できるように、データバスをＣＰＵあるいは周辺回路に
選択的に接続するバスコントローラと、 前記制御クロックに基づきＣＰＵのアドレスあるいは周
辺回路のアドレスの一方を選択的にＲＡＭに接続するア
ドレスコントローラと、を備えたことを特徴とする。
［作用］
クロックジェネレータにより、システムクロックを４分
周した制御クロックが作成されていて、この制御クロッ
クのタイミングに基づき、データバスがバスコントロー
ラにより、周期的にＣＰＵあるいは周辺回路に接続され
るとともに、アドレスコントローラにより、ＣＰＵがデ
ータバスに接続されている時には該ＣＰＵのアドレスが
ＲＡＭに接続され、一方、周辺回路がデータバスに接続
されている時には該周辺回路のアドレスがＲＡＭに接続
される。
周した制御クロックが作成されていて、この制御クロッ
クのタイミングに基づき、データバスがバスコントロー
ラにより、周期的にＣＰＵあるいは周辺回路に接続され
るとともに、アドレスコントローラにより、ＣＰＵがデ
ータバスに接続されている時には該ＣＰＵのアドレスが
ＲＡＭに接続され、一方、周辺回路がデータバスに接続
されている時には該周辺回路のアドレスがＲＡＭに接続
される。
［実施例］
第１図にこの発明のＲＡＭの制御回路の一実施例を示し
ている。
ている。
ｌは、システムを集中的に制御するＣＰＵであり、該Ｃ
ＰＵのデータバスＤＩはバスコントローラＢｌを介して
データバスＤＯに接続される。２は、ＣＰＵ１の周辺回
路であり、該周辺回路２のデータバスＤ２とデータバス
ＤＯとはバスコントローラＢ２を介して接続される。３
は、ＣＰＵｔ及び周辺回路２の共用のＲＡＭであり、前
記データバスＤＯに接続される。４は、ＣＰＵＩのアド
レスバスＡ１あるいは周辺回路２のアドレスバスＡ２を
ＲＡＭ３に選択的に接続するためのアドレスコントロー
ラとして用いられたマルチプレクサである。５は、マル
チプレクサ４及びバスコントローラＢｌ、Ｂ２を制御す
るコントローラであり、内部にはシステムクロックを４
分周した制御クロックを作成するクロックジェネレータ
５ａを備える。
ＰＵのデータバスＤＩはバスコントローラＢｌを介して
データバスＤＯに接続される。２は、ＣＰＵ１の周辺回
路であり、該周辺回路２のデータバスＤ２とデータバス
ＤＯとはバスコントローラＢ２を介して接続される。３
は、ＣＰＵｔ及び周辺回路２の共用のＲＡＭであり、前
記データバスＤＯに接続される。４は、ＣＰＵＩのアド
レスバスＡ１あるいは周辺回路２のアドレスバスＡ２を
ＲＡＭ３に選択的に接続するためのアドレスコントロー
ラとして用いられたマルチプレクサである。５は、マル
チプレクサ４及びバスコントローラＢｌ、Ｂ２を制御す
るコントローラであり、内部にはシステムクロックを４
分周した制御クロックを作成するクロックジェネレータ
５ａを備える。
次に上記構成のシステムの動作を第２図のタイムチャー
トを参照して説明する。
トを参照して説明する。
システムクロックを４分周した制御クロックが“Ｌ”の
とき、周辺回路２のアドレスバスＡ２がマルチプレクサ
４によってＲＡＭ３に接続されるとともに、一方のバス
コントローラＢ２がオンとなり、周辺回路２は、データ
バスＤ２及びデータバスＤｏを介してＲＡＭ３に接続さ
れる。従ってこの期間では、周辺回路２がＲＡＭ３を占
用するので、この周辺回路２がアクセスしたＲＡＭ３の
アドレスに対してデータの読み出し／書き込みが行なわ
れる。
とき、周辺回路２のアドレスバスＡ２がマルチプレクサ
４によってＲＡＭ３に接続されるとともに、一方のバス
コントローラＢ２がオンとなり、周辺回路２は、データ
バスＤ２及びデータバスＤｏを介してＲＡＭ３に接続さ
れる。従ってこの期間では、周辺回路２がＲＡＭ３を占
用するので、この周辺回路２がアクセスしたＲＡＭ３の
アドレスに対してデータの読み出し／書き込みが行なわ
れる。
次に前記制御クロックが“Ｈ”となったとき、ＣＰＵ１
のアドレスバスＡｌがマルチプレクサ４によってＲＡＭ
３に接続されるとともに、他方のバスコントローラＢｌ
がオンとなり、今度はＣＰＵＩかＲＡＭ３に接続される
ので、この期間においてはＣＰＵＩはＲＡＭ３を占用す
るようになる。
のアドレスバスＡｌがマルチプレクサ４によってＲＡＭ
３に接続されるとともに、他方のバスコントローラＢｌ
がオンとなり、今度はＣＰＵＩかＲＡＭ３に接続される
ので、この期間においてはＣＰＵＩはＲＡＭ３を占用す
るようになる。
このように、アドレスバス及びデータバスを周期的に切
り換えることによりＣＰＵＩ及び周辺回路のＲＡＭを共
用とすることができる。又、制御クロックをシステムク
ロックの４倍周期としたことにより、アウトプットイネ
ーブル信号（σ「）やライトイネーブル信号（Ｗ「）の
作成も容易で、アドレスセットアツプタイム、ライドリ
カバリー、アドレス／データのホールドタイムを十分に
とれる。
り換えることによりＣＰＵＩ及び周辺回路のＲＡＭを共
用とすることができる。又、制御クロックをシステムク
ロックの４倍周期としたことにより、アウトプットイネ
ーブル信号（σ「）やライトイネーブル信号（Ｗ「）の
作成も容易で、アドレスセットアツプタイム、ライドリ
カバリー、アドレス／データのホールドタイムを十分に
とれる。
尚、ＲＡＭにおいては、通常、アドレスアクセスタイム
より、アウトプットイネーブルアクセスが数段速いため
、ＲＡＭに対するアクセス時間が制約されることもない
。
より、アウトプットイネーブルアクセスが数段速いため
、ＲＡＭに対するアクセス時間が制約されることもない
。
ここで、ＣＰＵに６５系や６８系を使用すれば、周辺回
路がバスを使用している時も、ＣＰＵは影響されること
なく動作するのでＣＰＵの動作特性を低下させることも
ない。
路がバスを使用している時も、ＣＰＵは影響されること
なく動作するのでＣＰＵの動作特性を低下させることも
ない。
［発明の効果］
以上説明したように、この発明は、アドレスバス及びデ
ータバスを切り換えることにより、ＲＡＭをＣＰＵある
いは周辺回路に周期的に接続するようにしたので、ＲＡ
Ｍを共用の一個にすることができ、回路が簡略化される
。
ータバスを切り換えることにより、ＲＡＭをＣＰＵある
いは周辺回路に周期的に接続するようにしたので、ＲＡ
Ｍを共用の一個にすることができ、回路が簡略化される
。
第１図は、この発明のＲＡＭの制御回路の一実施例を示
すブロック図、第２図は、第１図の制御回路における動
作を示すタイムチャートである。 ■・・・ＣＰＵ、２・・・周辺回路、３・・・ＲＡＭ、
４・・・マルチプレクサ、５・・・コントローラ、５ａ
・・・クロックジェネレータ、ＡＩ、Ａ２・・・アドレ
スバス、Ｂ１、Ｂ２・・・バスコントローラ、Ｄｏ、Ｄ
Ｉ、Ｂ２・・・データバス。 特許出願人 株式会社 リ コ − 代理人弁理士 青白 葆 外１名 ｒ −−−−−コ
すブロック図、第２図は、第１図の制御回路における動
作を示すタイムチャートである。 ■・・・ＣＰＵ、２・・・周辺回路、３・・・ＲＡＭ、
４・・・マルチプレクサ、５・・・コントローラ、５ａ
・・・クロックジェネレータ、ＡＩ、Ａ２・・・アドレ
スバス、Ｂ１、Ｂ２・・・バスコントローラ、Ｄｏ、Ｄ
Ｉ、Ｂ２・・・データバス。 特許出願人 株式会社 リ コ − 代理人弁理士 青白 葆 外１名 ｒ −−−−−コ
Claims (1)
- （１）ＣＰＵと、周辺回路と、データバスに接続された
ＲＡＭとを有するシステムにおいて、該システムのクロ
ックを４分周した制御クロックを作成するクロックジェ
ネレータと、 作成された制御クロックに基づきＣＰＵあるいは周辺回
路のいずれか一方を制御できるように、データバスをＣ
ＰＵあるいは周辺回路に選択的に接続するバスコントロ
ーラと、 前記制御クロックに基づきＣＰＵのアドレスあるいは周
辺回路のアドレスの一方を選択的にＲＡＭに接続するア
ドレスコントローラと、 を備えたことを特徴とするＲＡＭの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11718888A JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ｒａｍの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11718888A JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ｒａｍの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287767A true JPH01287767A (ja) | 1989-11-20 |
Family
ID=14705584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11718888A Pending JPH01287767A (ja) | 1988-05-13 | 1988-05-13 | Ｒａｍの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287767A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520164A (ja) * | 1991-07-15 | 1993-01-29 | Nippondenso Co Ltd | メモリアクセス装置 |
| JPH07311731A (ja) * | 1994-05-19 | 1995-11-28 | Yamaha Corp | ディジタル信号処理方法及び装置 |
-
1988
- 1988-05-13 JP JP11718888A patent/JPH01287767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520164A (ja) * | 1991-07-15 | 1993-01-29 | Nippondenso Co Ltd | メモリアクセス装置 |
| JPH07311731A (ja) * | 1994-05-19 | 1995-11-28 | Yamaha Corp | ディジタル信号処理方法及び装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11312119A (ja) | メモリモジュ―ルシステム | |
| JPH03147037A (ja) | 記憶装置 | |
| JPH02210685A (ja) | Ｄｒａｍコントローラ | |
| JPH01287767A (ja) | Ｒａｍの制御回路 | |
| JPS6334795A (ja) | 半導体記憶装置 | |
| US5737544A (en) | Link system controller interface linking a PCI bus to multiple other buses | |
| US6483753B1 (en) | Endianess independent memory interface | |
| JPH03177953A (ja) | データ転送方式 | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JP2579003B2 (ja) | メモリ間データ転送装置 | |
| JPH07129462A (ja) | メモリ制御装置 | |
| JP2659276B2 (ja) | 半導体記憶装置 | |
| JPH03223948A (ja) | Ｄｍａコントローラ | |
| JPH03259491A (ja) | メモリ制御装置 | |
| JPS61170986A (ja) | 半導体記憶装置 | |
| JPS62249263A (ja) | ダイレクトメモリアクセスコントロ−ラ | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 | |
| JPH0354647A (ja) | メモリアクセス方式 | |
| JPS6325717A (ja) | デ−タ転送回路 | |
| JPH0497457A (ja) | キャッシュ・コントローラ | |
| JPS62224855A (ja) | デ−タ処理装置 | |
| JPH04155481A (ja) | マイクロプロセッサ | |
| JPS646495B2 (ja) | ||
| JPH04319703A (ja) | プログラマブルコントローラ | |
| JPH0340056A (ja) | マイクロコンピュータシステム |