JPH0340056A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH0340056A JPH0340056A JP1174430A JP17443089A JPH0340056A JP H0340056 A JPH0340056 A JP H0340056A JP 1174430 A JP1174430 A JP 1174430A JP 17443089 A JP17443089 A JP 17443089A JP H0340056 A JPH0340056 A JP H0340056A
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- JP
- Japan
- Prior art keywords
- bus
- access
- system ram
- bit
- bits
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、ｎビットデータバス構造を持つシステムＲ
ＡＭに一度に２ｎビットアクセスを行うことの出来るマ
イクロプロセッサが接続されてなるマイクロコンピュー
タシステムに関する。
ＡＭに一度に２ｎビットアクセスを行うことの出来るマ
イクロプロセッサが接続されてなるマイクロコンピュー
タシステムに関する。
（従来の技術）
従来、１６ビツトバスシステムでは、システムＲＡＭの
データ幅は１６ビツトで構成され、ＣＰＵがこのＲＡＭ
をアクセスする場合、１６ビツト同時にアクセスするよ
うになっている。但し、ＣＰＵが８ビットアクセスした
場合を除く。この場合のタイミングチャートを第４図に
示す。この場合、システムＲＡＭに対するＲＡＳ （ロ
ーアドレスストローブ）信号は１６ビツト同時に人力さ
れ、消費電流は８ビツトバス構成のシステムに比べてか
なり大きい。また、ＲＡＭの増設単位も、例えば２５６
ＫＸ４ビツトのＲＡＭを使用した場合であれば、５１２
ＫＢ単位（（２５６Ｋｘ４）×４）であり、５１２ＫＢ
、ＩＭＢ、１．５ＭＢ・・・となり、例えば６４０ＫＢ
で済むシステムでも、実質はＩＭＢ必要となり不経済で
ある。また、容量の小さいＲＡＭとの組合せ等を行うと
、複数種のＲＡＭが混在することになり制御が複雑にな
るといった欠点を有していた。
データ幅は１６ビツトで構成され、ＣＰＵがこのＲＡＭ
をアクセスする場合、１６ビツト同時にアクセスするよ
うになっている。但し、ＣＰＵが８ビットアクセスした
場合を除く。この場合のタイミングチャートを第４図に
示す。この場合、システムＲＡＭに対するＲＡＳ （ロ
ーアドレスストローブ）信号は１６ビツト同時に人力さ
れ、消費電流は８ビツトバス構成のシステムに比べてか
なり大きい。また、ＲＡＭの増設単位も、例えば２５６
ＫＸ４ビツトのＲＡＭを使用した場合であれば、５１２
ＫＢ単位（（２５６Ｋｘ４）×４）であり、５１２ＫＢ
、ＩＭＢ、１．５ＭＢ・・・となり、例えば６４０ＫＢ
で済むシステムでも、実質はＩＭＢ必要となり不経済で
ある。また、容量の小さいＲＡＭとの組合せ等を行うと
、複数種のＲＡＭが混在することになり制御が複雑にな
るといった欠点を有していた。
（発明が解決しようとする課題）
上述したように従来例によれば、１６ビツトデータバス
構造のシステムＲＡＭを用いた場合には１６ビットアク
セスを行うため、８ビットアクセスに比べ消費電力が大
きく、増設単位が８ビツト構成時の２倍になるといった
欠点があった。
構造のシステムＲＡＭを用いた場合には１６ビットアク
セスを行うため、８ビットアクセスに比べ消費電力が大
きく、増設単位が８ビツト構成時の２倍になるといった
欠点があった。
この発明は上記欠点に鑑みてなされたものであり、１６
（２ｎ）ビットＣＰＵを用いたシステムにおいて、低
消費電力化のため８（ｎ）ビット構成としたシステムＲ
ＡＭを、実質的に１６（２ｎ）ビット、ノーウェイトで
アクセスするマイクロコンピュータシステムを提供する
ことを目的とする。
（２ｎ）ビットＣＰＵを用いたシステムにおいて、低
消費電力化のため８（ｎ）ビット構成としたシステムＲ
ＡＭを、実質的に１６（２ｎ）ビット、ノーウェイトで
アクセスするマイクロコンピュータシステムを提供する
ことを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明のマイクロコンピュータシステムは、ｎビットデ
ータバス構造を持つシステムＲＡＭに一度に２ｎビット
アクセスを行うことの出来るマイクロプロセッサが接続
され、マイクロプロセッサにより生成されるアドレス及
びスティタス信号をデコードして上記システムＲＡＭの
アクセスを検知してページモードアクセスを行うメモリ
コントローラと、メモリコントローラにより生成される
バス制御信号を受けてシステムＲＡＭアクセスのための
データバスを切替えるバスドライバで構成される。
ータバス構造を持つシステムＲＡＭに一度に２ｎビット
アクセスを行うことの出来るマイクロプロセッサが接続
され、マイクロプロセッサにより生成されるアドレス及
びスティタス信号をデコードして上記システムＲＡＭの
アクセスを検知してページモードアクセスを行うメモリ
コントローラと、メモリコントローラにより生成される
バス制御信号を受けてシステムＲＡＭアクセスのための
データバスを切替えるバスドライバで構成される。
（作 用）
本発明は上述したように、１６ビットアクセスが可能な
ＣＰＵと、ＣＰＵのアドレス及びステータスをデコード
してシステムＲＡＭが選ばれたかどうかを判断し、シス
テムＲＡＭが選ばれると、メモリコントローラは第２図
、及び第３図に示すタイミングを発生し、システムＲＡ
Ｍ及びバスドライバを制御する。メモリコントローラは
、ＥＶＥＮ側（ＳＤＯ−５Ｄ７ ）データパスニ、８ビ
ツト構成のシステムＲＡＭが接続されたシステムで、シ
ステムＲＡＭがアクセスされたとき、８ビツトバスであ
るがページモードアクセスを行い１６ビットアクセス（
ノーウェイト）されたような制御を行う。
ＣＰＵと、ＣＰＵのアドレス及びステータスをデコード
してシステムＲＡＭが選ばれたかどうかを判断し、シス
テムＲＡＭが選ばれると、メモリコントローラは第２図
、及び第３図に示すタイミングを発生し、システムＲＡ
Ｍ及びバスドライバを制御する。メモリコントローラは
、ＥＶＥＮ側（ＳＤＯ−５Ｄ７ ）データパスニ、８ビ
ツト構成のシステムＲＡＭが接続されたシステムで、シ
ステムＲＡＭがアクセスされたとき、８ビツトバスであ
るがページモードアクセスを行い１６ビットアクセス（
ノーウェイト）されたような制御を行う。
このことにより、システムＲＡＭのアクセス単位が常に
８ビツトであるため、消費電力が節約される。また、Ｒ
ＡＭの増設単位が１６ビツト時の半分にできる等の効果
がある。
８ビツトであるため、消費電力が節約される。また、Ｒ
ＡＭの増設単位が１６ビツト時の半分にできる等の効果
がある。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、１はＣＰＵであり、１６ビツト同時アクセスを
行う。２はバスドライバであり、ＥＶＥＮ側８ビットバ
スｌｌａ及びＯＤＤ側８ビットバス１１ｂからなる１６
ビツトバス１１ｃを含むシステムバス１１とＣＰＵバス
１２のデータ制御を行う。３はメモリコントローラであ
り、ＣＰＵ１の命令に応じてバスドライバ２及びシステ
ムＲＡＭ４へ制御信号を供給する。
おいて、１はＣＰＵであり、１６ビツト同時アクセスを
行う。２はバスドライバであり、ＥＶＥＮ側８ビットバ
スｌｌａ及びＯＤＤ側８ビットバス１１ｂからなる１６
ビツトバス１１ｃを含むシステムバス１１とＣＰＵバス
１２のデータ制御を行う。３はメモリコントローラであ
り、ＣＰＵ１の命令に応じてバスドライバ２及びシステ
ムＲＡＭ４へ制御信号を供給する。
４はシステムＲＡＭであり、８ビツトバスに１１ａに接
続される。５は入出力デバイスであり、１６ビツトバス
１１Ｃに接続される。
続される。５は入出力デバイスであり、１６ビツトバス
１１Ｃに接続される。
第２図、第３図は本発明実施例の動作を示すタイミング
チャートであり、それぞれ、リード、ライト時の動作を
示す。
チャートであり、それぞれ、リード、ライト時の動作を
示す。
以下、タイミングチャートを参照しながら本発明実施例
の動作について説明する。まず、ＣＰＵＩがシステムＲ
ＡＭ４に対してメモリリード命令を実行したとき、メモ
リコントローラ３はそれを検出し、ＲＡＳ （ローアド
レスストローブ）信号を通常のコマンドのタイミング（
Ｔ２の始まり）より早く （Ｔ１サイクルの中央）出力
する。
の動作について説明する。まず、ＣＰＵＩがシステムＲ
ＡＭ４に対してメモリリード命令を実行したとき、メモ
リコントローラ３はそれを検出し、ＲＡＳ （ローアド
レスストローブ）信号を通常のコマンドのタイミング（
Ｔ２の始まり）より早く （Ｔ１サイクルの中央）出力
する。
次にＴ２サイクルの始まりでメモリアドレス（ＭＡＸＸ
）のＲＯＷ（ロー）／ＣＯＬＵＭＮ（カラム）を切替え
る。このときＣＯＬ ＵＭＮアドレスの最下位ビットＭ
ＡＤはＯ”になっている。モしてＴ２サイクルの中央で
ＣＡＳ （カラムアドレスストローブ）信号をアクティ
ブ（Ｌｏｗ）にし、Ｔ２の終わりでＣＡＳを立上げる。
）のＲＯＷ（ロー）／ＣＯＬＵＭＮ（カラム）を切替え
る。このときＣＯＬ ＵＭＮアドレスの最下位ビットＭ
ＡＤはＯ”になっている。モしてＴ２サイクルの中央で
ＣＡＳ （カラムアドレスストローブ）信号をアクティ
ブ（Ｌｏｗ）にし、Ｔ２の終わりでＣＡＳを立上げる。
同時にこのときにシステムＲＡＭ４からシステムバス１
１の８ビツトバス１１ ａ （ＳＤＯ−８Ｄ７ ）に出
力されているリードデータ（ＥＶＥＮ側の８ビツトＤＯ
〜Ｄ７）をバスドライバ２のレジスタにラッチする。同
時にＣＰＵバス１２側のアドレスラインＡＯ〜Ａ７にラ
ッチデータＤＯ〜Ｄ７を出力する。次にＣＯＬ ＵＭＮ
アドレスＭＡＯを“１“ニジ、２度目のＣＡＳをＴ３サ
イクルの中央でアクティブ（Ｌｏｗ）にする。このとき
８ビツトバスｌｌａ上のリードデータはＯＤＤ側の８ビ
ツトＤ８〜Ｄ１５であり、バスドライバ２を通じてＣＰ
Ｕバス１２のＡ８〜ＡＩ５へ出力される。
１の８ビツトバス１１ ａ （ＳＤＯ−８Ｄ７ ）に出
力されているリードデータ（ＥＶＥＮ側の８ビツトＤＯ
〜Ｄ７）をバスドライバ２のレジスタにラッチする。同
時にＣＰＵバス１２側のアドレスラインＡＯ〜Ａ７にラ
ッチデータＤＯ〜Ｄ７を出力する。次にＣＯＬ ＵＭＮ
アドレスＭＡＯを“１“ニジ、２度目のＣＡＳをＴ３サ
イクルの中央でアクティブ（Ｌｏｗ）にする。このとき
８ビツトバスｌｌａ上のリードデータはＯＤＤ側の８ビ
ツトＤ８〜Ｄ１５であり、バスドライバ２を通じてＣＰ
Ｕバス１２のＡ８〜ＡＩ５へ出力される。
ＣＰＵＩはＴ３サイクルの終わりのタイミングでＣＰＵ
バス１２のＡＯ〜Ａ１５の１６ビツトデータＤＯ〜Ｄ１
５を取り込む。ＲＡＳ、ＣＡＳ。
バス１２のＡＯ〜Ａ１５の１６ビツトデータＤＯ〜Ｄ１
５を取り込む。ＲＡＳ、ＣＡＳ。
ＣＯＬ ＵＭＮアドレスの出力はこの時点で終了する。
次に、メモリライトのとき、システムＲＡＭ４がセレク
トされると、メモリコントローラ３は第３図に示すタイ
ミングを発生する。このとき１６ビツトのライトデータ
はＣＰＵＩからＣＰＵバス１２のＡＯ〜Ａ１５にＴ２サ
イクルの途中で出力されるので、ＲＡＳ、ＣＡＳ、ＣＯ
ＬＵＭＮアドレスのタイミングをリードのときより１／
２サイクルだけ遅らせる。ＲＡＳは通常のコマンドと同
じＴ２サイクルの始まりからアクティブにする。次にＴ
２サイクルの中央でＲＯＷからＣＯＬ ＵＭＮにアドレ
ス（ＭＡＸＸ）を切替える。
トされると、メモリコントローラ３は第３図に示すタイ
ミングを発生する。このとき１６ビツトのライトデータ
はＣＰＵＩからＣＰＵバス１２のＡＯ〜Ａ１５にＴ２サ
イクルの途中で出力されるので、ＲＡＳ、ＣＡＳ、ＣＯ
ＬＵＭＮアドレスのタイミングをリードのときより１／
２サイクルだけ遅らせる。ＲＡＳは通常のコマンドと同
じＴ２サイクルの始まりからアクティブにする。次にＴ
２サイクルの中央でＲＯＷからＣＯＬ ＵＭＮにアドレ
ス（ＭＡＸＸ）を切替える。
このときＣＯＬＵＭＮアドレスのＭＡＯは“０″である
。またバスドライバ２はメモリコントローラ３の制御信
号を受けてＡＯ〜Ａ７のデータ（ＥＶＥＮデータ）をシ
ステムバス１１の８ビツトバス１１ ａ （ＳＤＯ−３
Ｄ７ ） ヘ出力している。
。またバスドライバ２はメモリコントローラ３の制御信
号を受けてＡＯ〜Ａ７のデータ（ＥＶＥＮデータ）をシ
ステムバス１１の８ビツトバス１１ ａ （ＳＤＯ−３
Ｄ７ ） ヘ出力している。
そこで、メモリコントローラ３は最初のＣＡＳをＴ３サ
イクルの始まりから１７２サイクルだけアクティブにし
、システムＲＡＭ４のＥＶＥＮアドレスに書き込む。次
にＣＯＬ ＵＭＮアドレスのＭＡＯを“１“にし、同時
にバスドライバ２はＡ８〜Ａ１５のデータ（ＯＤＤデー
タ）をシステムバス１１の８ビツトバス１１ ａ （Ｓ
ＤＯ〜ＳＤ７ ）へ出力する。Ｔ４サイクルの始まりか
ら、１／２サイクルＣＡＳをアクティブにしデータをシ
ステムＲＡＭ４のＯＤＤ側アドアドレスき込む。２回目
のＣＡＳの終了（Ｔ４の中央で）と同時に全ての信号（
ＲＡＳ、ＣＡＳ、ＣＯＬＵＭＮ７ドレス。
イクルの始まりから１７２サイクルだけアクティブにし
、システムＲＡＭ４のＥＶＥＮアドレスに書き込む。次
にＣＯＬ ＵＭＮアドレスのＭＡＯを“１“にし、同時
にバスドライバ２はＡ８〜Ａ１５のデータ（ＯＤＤデー
タ）をシステムバス１１の８ビツトバス１１ ａ （Ｓ
ＤＯ〜ＳＤ７ ）へ出力する。Ｔ４サイクルの始まりか
ら、１／２サイクルＣＡＳをアクティブにしデータをシ
ステムＲＡＭ４のＯＤＤ側アドアドレスき込む。２回目
のＣＡＳの終了（Ｔ４の中央で）と同時に全ての信号（
ＲＡＳ、ＣＡＳ、ＣＯＬＵＭＮ７ドレス。
ライトイネーブル（ＷＥ））を終了させる。
このようにして、８ビットバス構成のシステムＲＡＭを
ＣＰＵから見たとき、あたかも１６ビットアクセスでノ
ーウェイ！・のように制御する。
ＣＰＵから見たとき、あたかも１６ビットアクセスでノ
ーウェイ！・のように制御する。
［発明の効果］
以上説明のように本発明によれば、システムＲＡＭのア
クセスが常に８（ｎ）ビットなので、消費電力が節約さ
れる。また、ＲＡＭの増設単位が１６ （２ｎ）ビット
時の半分にできる等の効果がある。
クセスが常に８（ｎ）ビットなので、消費電力が節約さ
れる。また、ＲＡＭの増設単位が１６ （２ｎ）ビット
時の半分にできる等の効果がある。
第１図は本発明の実施例を示すブロック図、第２図及び
第３図は本発明実施例の動作を示すタイミングチャート
、第４図は従来例の動作を示すタイミングチャートであ
る。 １・・・ＣＰＵ、２・・・バスドライバ、３・・メモリ
コントローラ、４・・・システムＲＡＭ、１１・・・シ
ステムバス、ｌｌａ、ｌｌｂ・・・８ビツトバス、１２
・・・ＣＰＵバス。
第３図は本発明実施例の動作を示すタイミングチャート
、第４図は従来例の動作を示すタイミングチャートであ
る。 １・・・ＣＰＵ、２・・・バスドライバ、３・・メモリ
コントローラ、４・・・システムＲＡＭ、１１・・・シ
ステムバス、ｌｌａ、ｌｌｂ・・・８ビツトバス、１２
・・・ＣＰＵバス。
Claims (1)
- ｎビットデータバス構造を持つシステムＲＡＭに一度に
２ｎビットアクセスを行うことの出来るマイクロプロセ
ッサが接続され、上記マイクロプロセッサにより生成さ
れるアドレス及びステイタス信号をデコードして上記シ
ステムＲＡＭへのアクセスを検知してページモードアク
セスを行うメモリコントローラと、このメモリコントロ
ーラにより生成されるバス制御信号を受けてシステムＲ
ＡＭアクセスのためのデータバスを切替えるバスドライ
バとを具備することを特徴とするマイクロコンピュータ
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174430A JPH0340056A (ja) | 1989-07-06 | 1989-07-06 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174430A JPH0340056A (ja) | 1989-07-06 | 1989-07-06 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340056A true JPH0340056A (ja) | 1991-02-20 |
Family
ID=15978400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174430A Pending JPH0340056A (ja) | 1989-07-06 | 1989-07-06 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602904B1 (ko) * | 2005-05-17 | 2006-07-25 | 김경선 | 유아용 무인 수유장치 |
-
1989
- 1989-07-06 JP JP1174430A patent/JPH0340056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602904B1 (ko) * | 2005-05-17 | 2006-07-25 | 김경선 | 유아용 무인 수유장치 |
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