JPH02118860A - キャッシュ・コントローラ - Google Patents
キャッシュ・コントローラInfo
- Publication number
- JPH02118860A JPH02118860A JP63273594A JP27359488A JPH02118860A JP H02118860 A JPH02118860 A JP H02118860A JP 63273594 A JP63273594 A JP 63273594A JP 27359488 A JP27359488 A JP 27359488A JP H02118860 A JPH02118860 A JP H02118860A
- Authority
- JP
- Japan
- Prior art keywords
- data
- local data
- cache memory
- cache
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 51
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャシュ・コントローラに関し、特に一時的な
ローカル・データに対するアクセスを効率よく行うキャ
シュ・コントローラに関する。
ローカル・データに対するアクセスを効率よく行うキャ
シュ・コントローラに関する。
従来のキャシュ・コントローラは、一時的な口−カル・
データに対するアクセスにおいても、メイン・メモリへ
の書き込みを必す行っていた。
データに対するアクセスにおいても、メイン・メモリへ
の書き込みを必す行っていた。
上述した従来のキャシュ・コントローラは、データ書き
込み時、一時的にしか使用しないローカル・データにお
いても、キャシュ・メモリよりもアクセスの遅いメイン
・メモリへの書き込みを必ず行っており、プログラムの
実行速度を低下させてしまうという欠点があった。
込み時、一時的にしか使用しないローカル・データにお
いても、キャシュ・メモリよりもアクセスの遅いメイン
・メモリへの書き込みを必ず行っており、プログラムの
実行速度を低下させてしまうという欠点があった。
本発明のキャシュ・コントローラの構成は、キャシュ・
メモリとメイン・メモリを有するコンピュータ・システ
ムにおいて、一時的にしか使用しないローカル・データ
に対するアクセスを検出するローカル・データ・アクセ
ス・チェック機構と、ＣＰＵが要求するアドレスがキャ
シュ・メモリ内にある（以下、ヒツトした）か、ない（
以下、ミスした）かどうかを検出するヒット・チェック
機構と、ＣＰＵ−キャシュ・メモリ間、ＣＰＵ−メイン
・メモリ間、キャシュ・メモリーメイン・メモリ間のデ
ータ転送を制御する機構を有し、前記ローカル・データ
・アクセス・チェック機構によりローカル・データに対
するアクセスが検出され、かつ、ヒツトした場合は、前
記ＣＰＵ−キャシュ・メモリ間のデータ転送のみを行い
、又、ミスした場合で、かつ、前記キャシュ・メモリ中
のリプレースされるデータが記憶しておく必要がなくな
ったデータである場合も、前記メイン・メモリからキャ
シュ・メモリへのデータ転送のみを行い、その必要がな
くなったデータのメイン・メモリへの書き込みは行わず
、ミスした場合で、かつ、前記キャシュ・メモリ中のデ
ータがまだ使用される可能性のあるローカル・データで
ある場合に初めて、前記キャシュ・メモリーメイン・メ
モリ間の転送によりリプレースしてそのデータを前記メ
イン・メモリに書き込む様にしたことを特徴とする。
メモリとメイン・メモリを有するコンピュータ・システ
ムにおいて、一時的にしか使用しないローカル・データ
に対するアクセスを検出するローカル・データ・アクセ
ス・チェック機構と、ＣＰＵが要求するアドレスがキャ
シュ・メモリ内にある（以下、ヒツトした）か、ない（
以下、ミスした）かどうかを検出するヒット・チェック
機構と、ＣＰＵ−キャシュ・メモリ間、ＣＰＵ−メイン
・メモリ間、キャシュ・メモリーメイン・メモリ間のデ
ータ転送を制御する機構を有し、前記ローカル・データ
・アクセス・チェック機構によりローカル・データに対
するアクセスが検出され、かつ、ヒツトした場合は、前
記ＣＰＵ−キャシュ・メモリ間のデータ転送のみを行い
、又、ミスした場合で、かつ、前記キャシュ・メモリ中
のリプレースされるデータが記憶しておく必要がなくな
ったデータである場合も、前記メイン・メモリからキャ
シュ・メモリへのデータ転送のみを行い、その必要がな
くなったデータのメイン・メモリへの書き込みは行わず
、ミスした場合で、かつ、前記キャシュ・メモリ中のデ
ータがまだ使用される可能性のあるローカル・データで
ある場合に初めて、前記キャシュ・メモリーメイン・メ
モリ間の転送によりリプレースしてそのデータを前記メ
イン・メモリに書き込む様にしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
コンピュータ・システム１は、キャシュ・コントローラ
部２、キャシュ・メモリ部３、メイン・メモリ部４を有
している。
部２、キャシュ・メモリ部３、メイン・メモリ部４を有
している。
キャシュ・コントローラ部２は、ローカル・データ・チ
エツク機構５、ヒット・チェック機構６、スタック・ポ
インタ７、スタック・ボトム・レジスタ８、ヒット・チ
ェック用タグ・レジスタ群９、バス切り替え信号線ｌＯ
、バス切り替え機構１１を有し、アドレス・バス１２、
データ・バス１３が接続されている。
エツク機構５、ヒット・チェック機構６、スタック・ポ
インタ７、スタック・ボトム・レジスタ８、ヒット・チ
ェック用タグ・レジスタ群９、バス切り替え信号線ｌＯ
、バス切り替え機構１１を有し、アドレス・バス１２、
データ・バス１３が接続されている。
第２図は、ローカル・データ・エリア１４、スタック・
ポインタ７、スタック・ボトム・レジスタ８の関係を説
明するための図である。
ポインタ７、スタック・ボトム・レジスタ８の関係を説
明するための図である。
本実施例によるコンピュータ・システム１におけるロー
カル・データ・エリア１４（第２図）は、スタック・ポ
インタ７（第２図）とスタック・ボトム・レジスタ８（
第２図）によって示される範囲である。
カル・データ・エリア１４（第２図）は、スタック・ポ
インタ７（第２図）とスタック・ボトム・レジスタ８（
第２図）によって示される範囲である。
まず、アドレス・バス１２に出力されたアドレスは、ロ
ーカル・データ・アクセス・チェック機構５、ヒット・
チェック機構６によってチエツクされる。このとき、ロ
ーカル・データ・アクセス・チェック機構５では、スタ
ック・ポインタ７（第２図）、スタック・ボトム・レジ
スタ８（第２図）を用いて、アドレスがローカル・デー
タ・エリア１４にあるかどうかをチエツクする。また、
ヒット・チェック機構６では、タグ・レジスタ群９によ
り、ヒツトしたかどうかをチエツクする。
ーカル・データ・アクセス・チェック機構５、ヒット・
チェック機構６によってチエツクされる。このとき、ロ
ーカル・データ・アクセス・チェック機構５では、スタ
ック・ポインタ７（第２図）、スタック・ボトム・レジ
スタ８（第２図）を用いて、アドレスがローカル・デー
タ・エリア１４にあるかどうかをチエツクする。また、
ヒット・チェック機構６では、タグ・レジスタ群９によ
り、ヒツトしたかどうかをチエツクする。
チエツクした結果、ローカル・データ・アクセスで、な
おかつ、ヒツトしていた場合は、データ・バス１３は、
バス切り替え信号線１０、バス切り替え機構１１により
切り替えられてキャシュ・メモリ部３上のアドレスは、
タグ・レジスタ群９によって変換されたアドレスが出力
され、ＣＰＵ−キャシュ・メモリ部３間でデータの転送
か行われる。
おかつ、ヒツトしていた場合は、データ・バス１３は、
バス切り替え信号線１０、バス切り替え機構１１により
切り替えられてキャシュ・メモリ部３上のアドレスは、
タグ・レジスタ群９によって変換されたアドレスが出力
され、ＣＰＵ−キャシュ・メモリ部３間でデータの転送
か行われる。
チエツクした結果、ローカル・データではあるがミスで
あった場合は、リプレースが行われてメイン・メモリ部
４からデータを復帰する。このとき、リプレースによっ
て書き換えられるキャッシュ・メモリ部３の内容が、ロ
ーカル・データ・エリア１４内のデータを含む場合は、
キャシュ・メモリ部３の内容がメイン・メモリ部４に退
避された後、メイン・メモリ部４からデータを復帰する
。
あった場合は、リプレースが行われてメイン・メモリ部
４からデータを復帰する。このとき、リプレースによっ
て書き換えられるキャッシュ・メモリ部３の内容が、ロ
ーカル・データ・エリア１４内のデータを含む場合は、
キャシュ・メモリ部３の内容がメイン・メモリ部４に退
避された後、メイン・メモリ部４からデータを復帰する
。
チエツクした結果、ローカル・データ・アクセスでなけ
れば、データ・バス１３はバス切り替え信号線１０、バ
ス切り替え機構１１により直接メイン・メモリ部４に接
続される。
れば、データ・バス１３はバス切り替え信号線１０、バ
ス切り替え機構１１により直接メイン・メモリ部４に接
続される。
以上説明したように本発明によるキャシュ・コントロー
ラは、データ書き込み時、一時的にしか使用しないロー
カル・データにおいては、原則としてキャシュ・メモリ
への書き込みのみを行い、キャシュ・メモリよりもアク
セスの遅いメイン・メモリへの書き込みを行わないよう
にすることにより、プログラムの実行速度を向上させる
事ができるという効果がある。
ラは、データ書き込み時、一時的にしか使用しないロー
カル・データにおいては、原則としてキャシュ・メモリ
への書き込みのみを行い、キャシュ・メモリよりもアク
セスの遅いメイン・メモリへの書き込みを行わないよう
にすることにより、プログラムの実行速度を向上させる
事ができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図はロー
カル・データ・エリア、スタック・ポインタ、スタック
・ボトム・レジスタの関係を説明するための図である。 １・・・コンピュータ・システム、２・・・キャシュ・
コントローラ部、３・・・キャシュ・メモリ部、４・・
・メイン・メモリ部、５・・・ローカル・データ・チエ
ツク機構、６・・・ヒット・チェック機構、７・・・ス
タック・ポインタ、８・・・スタック・ボトム・レジス
タ、９・・・ヒット・チェック用タグ・レジスタ、１０
・・・バス切り替え信号線、１１・・・バス切り替え機
構、１２・・・アドレス・バス、１３・・・データ・バ
ス、１４・・・ローカル・データ・エリア。
カル・データ・エリア、スタック・ポインタ、スタック
・ボトム・レジスタの関係を説明するための図である。 １・・・コンピュータ・システム、２・・・キャシュ・
コントローラ部、３・・・キャシュ・メモリ部、４・・
・メイン・メモリ部、５・・・ローカル・データ・チエ
ツク機構、６・・・ヒット・チェック機構、７・・・ス
タック・ポインタ、８・・・スタック・ボトム・レジス
タ、９・・・ヒット・チェック用タグ・レジスタ、１０
・・・バス切り替え信号線、１１・・・バス切り替え機
構、１２・・・アドレス・バス、１３・・・データ・バ
ス、１４・・・ローカル・データ・エリア。
Claims (1)
- キャシュ・メモリとメイン・メモリを有するコンピュ
ータ・システムにおいて、一時的にしか使用しないロー
カル・データに対するアクセスを検出するローカル・デ
ータ・アクセス・チェック機構と、ＣＰＵが要求するア
ドレスがキャシュ・メモリ内にある（以下、ヒットした
）か、ない（以下、ミスした）かどうかを検出するヒッ
ト・チェック機構と、ＣＰＵ−キャシュ・メモリ間、Ｃ
ＰＵ−メイン・メモリ間、キャシュ・メモリ−メイン・
メモリ間のデータ転送を制御する機構を有し、前記ロー
カル・データ・アクセス・チェック機構によりローカル
・データに対するアクセスが検出され、かつ、ヒットし
た場合は、前記ＣＰＵ−キャシュ・メモリ間のデータ転
送のみを行い、又、ミスした場合で、かつ、前記キャシ
ュ・メモリ中のリプレースされるデータが記憶しておく
必要がなくなったデータである場合も、前記メイン・メ
モリからキャシュ・メモリへのデータ転送のみを行い、
その必要がなくなつたデータのメイン・メモリへの書き
込みは行わず、ミスした場合で、かつ、前記キャシュ・
メモリ中のデータがまだ使用される可能性のあるローカ
ル・データである場合に初めて、前記キャシュ・メモリ
ーメイン・メモリ間の転送によりリプレースしてそのデ
ータを前記メイン・メモリに書き込む様にしたことを特
徴とするキャシュ・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273594A JPH02118860A (ja) | 1988-10-28 | 1988-10-28 | キャッシュ・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63273594A JPH02118860A (ja) | 1988-10-28 | 1988-10-28 | キャッシュ・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02118860A true JPH02118860A (ja) | 1990-05-07 |
Family
ID=17529957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63273594A Pending JPH02118860A (ja) | 1988-10-28 | 1988-10-28 | キャッシュ・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02118860A (ja) |
-
1988
- 1988-10-28 JP JP63273594A patent/JPH02118860A/ja active Pending
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