JPH02151950A - キャッシュメモリコントローラ - Google Patents
キャッシュメモリコントローラInfo
- Publication number
- JPH02151950A JPH02151950A JP63306383A JP30638388A JPH02151950A JP H02151950 A JPH02151950 A JP H02151950A JP 63306383 A JP63306383 A JP 63306383A JP 30638388 A JP30638388 A JP 30638388A JP H02151950 A JPH02151950 A JP H02151950A
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- JP
- Japan
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- cache
- cache memory
- control device
- access
- signal
- Prior art date
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- Granted
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- 230000006870 function Effects 0.000 claims abstract description 21
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロフロセッサに接続する、キャッシュ
メモリ制御用の集積回路に関し、特に消費電力を減少さ
せる機能を有するキャッシュメモリ制御用の集積回路に
関する。
メモリ制御用の集積回路に関し、特に消費電力を減少さ
せる機能を有するキャッシュメモリ制御用の集積回路に
関する。
マイクロプロセッサ（以下、ＭＰＵと記す）からのアク
セスには、主記憶１周辺記憶領域２周辺装置などに対す
るアクセスがある。さらに記憶領域に対するアクセスに
は、命令コード・フェッチとデータコード・フェッチの
２種類がある。
セスには、主記憶１周辺記憶領域２周辺装置などに対す
るアクセスがある。さらに記憶領域に対するアクセスに
は、命令コード・フェッチとデータコード・フェッチの
２種類がある。
通常キャッシュメモリを使用する場合、その特性を最大
限に引出すため、キャッシュメモリを使用スるシステム
全体のハードウェア／ソフトウェアに関する特性を十分
考慮に入れて、キャッシュメモリの構成を決定する。
限に引出すため、キャッシュメモリを使用スるシステム
全体のハードウェア／ソフトウェアに関する特性を十分
考慮に入れて、キャッシュメモリの構成を決定する。
キャッシュメモリを構成する場合、ＭＰＵからの種々の
アクセスに対し、どのデータをキャッシュメモリに記憶
するかを予め決定しておく必要がある。例えば、命令キ
ャッシュを構成する場合、ＭＰＵから命令コード・フェ
ッチのアクセス要求があったときだけキャッシュメモリ
を動作する。
アクセスに対し、どのデータをキャッシュメモリに記憶
するかを予め決定しておく必要がある。例えば、命令キ
ャッシュを構成する場合、ＭＰＵから命令コード・フェ
ッチのアクセス要求があったときだけキャッシュメモリ
を動作する。
この場合アクセス要求のあった命令コー、ドはキャッシ
ュメモリ内にマツピングされる。反対に、それ以外のア
クセスが発生してもキャッシュメモリは動作せず、この
アクセスによって得られるデータはキャッシュメモリ内
にマツピングされない。
ュメモリ内にマツピングされる。反対に、それ以外のア
クセスが発生してもキャッシュメモリは動作せず、この
アクセスによって得られるデータはキャッシュメモリ内
にマツピングされない。
このようにキャッシュメモリが動作しないアクセスをキ
ャッシュ・バイパス・アクセスと呼ぶ。
ャッシュ・バイパス・アクセスと呼ぶ。
ＭＰＵからのアクセスがキャッシュ・バイパス・アクセ
スであった場合は、キャッシュメモリのほとんどの機能
は動作しない。例えば、キャッシュメモリ内のアドレス
・タグ値を記憶するメモリ部や、アドレス・タグ値を比
較する比較器などは、キャッシュ・バ′イパス・アクセ
ス時には動作する必要はない。
スであった場合は、キャッシュメモリのほとんどの機能
は動作しない。例えば、キャッシュメモリ内のアドレス
・タグ値を記憶するメモリ部や、アドレス・タグ値を比
較する比較器などは、キャッシュ・バ′イパス・アクセ
ス時には動作する必要はない。
ＭＰＵの発行スるアクセスの内、キャッシュ・バイパス
・アクセスの占める割合は、システム上で動作するアプ
リケーションプロクラムヤ、キャッシュメモリの構成方
法によって大きく違ってくる。特に周辺装置に対するア
クセスが頻繁に行なわれるプログラムや、キャッシュ・
メモリを機能させる記憶領域（キャッジユング領域）が
狭い場合、キャッシュ・バイパス・アクセスの占める割
合は高くなる。
・アクセスの占める割合は、システム上で動作するアプ
リケーションプロクラムヤ、キャッシュメモリの構成方
法によって大きく違ってくる。特に周辺装置に対するア
クセスが頻繁に行なわれるプログラムや、キャッシュ・
メモリを機能させる記憶領域（キャッジユング領域）が
狭い場合、キャッシュ・バイパス・アクセスの占める割
合は高くなる。
ＭＰＵからのアクセスの内、キャッシュ・バイハス・ア
クセスの発生頻度が高いシステムの場合、キャッシュメ
モリが実際に動作する割合は低く、非動作期間にキャッ
シュメモリが消費する電力が無駄になるという欠点を有
する。
クセスの発生頻度が高いシステムの場合、キャッシュメ
モリが実際に動作する割合は低く、非動作期間にキャッ
シュメモリが消費する電力が無駄になるという欠点を有
する。
マイクロプロセッサに接続される、キャッシュメモリ制
御用集積回路において、キャッシュ動作再開に必要な最
小限の機能を除く全ての機能を一時的に停止させる機能
、キャッシュ・バイパス・アクセスが生じたことを検出
する機能、及び前記機能停止の状態を示す信号を出力す
る端子手段を有し、前記キャッシュ・バイパス・アクセ
スが生じた場合、一部の機能が停止することにより、消
費電力が減少することを特徴とする。
御用集積回路において、キャッシュ動作再開に必要な最
小限の機能を除く全ての機能を一時的に停止させる機能
、キャッシュ・バイパス・アクセスが生じたことを検出
する機能、及び前記機能停止の状態を示す信号を出力す
る端子手段を有し、前記キャッシュ・バイパス・アクセ
スが生じた場合、一部の機能が停止することにより、消
費電力が減少することを特徴とする。
以下に本発明の構成ならびに動作について、図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は本実施例におけるシステム構成を表す。
第１図において、マイクロフロセッサ１０１は、キャッ
シュメモリを使用するかどうかを示す信号を出力する。
シュメモリを使用するかどうかを示す信号を出力する。
キャッシュメモリ制御装置１０２は、キャッシュメモリ
・システムを構成するために、種々の制御信号を入出力
する。データメモリ・バンク１０３はキャッシュ・デー
タを記憶する。
・システムを構成するために、種々の制御信号を入出力
する。データメモリ・バンク１０３はキャッシュ・デー
タを記憶する。
データ・メモリ・バンク１０３は４個のメモリ・バンク
からなり、それぞれ同じアドレスをマイクロプロセッサ
１０１より入力する。キャッシュメモリ制御装置１０２
はデータ・メモリ・バンク１０３内の４個のメモリ・バ
ンクそれぞれにストローブ信号を出力し、対応するメモ
リ・バンク１０３とデータバスの間でデータの入出力が
行なわれる。
からなり、それぞれ同じアドレスをマイクロプロセッサ
１０１より入力する。キャッシュメモリ制御装置１０２
はデータ・メモリ・バンク１０３内の４個のメモリ・バ
ンクそれぞれにストローブ信号を出力し、対応するメモ
リ・バンク１０３とデータバスの間でデータの入出力が
行なわれる。
キャッシュメモリ制御装置１０２は、マイクロプロセッ
サ１０１からの制御信号を入力し、マイクロプロセッサ
１０１からのアクセスがキャラシュ・バイパス・アクセ
スであることを判断すると共に、スタンバイ信号を出力
する。スタンバイ信号はキャッシュメモリ制御装置１０
２がスタンバイ状態にあることを示す。データメモリ・
バンク１０３はスタンバイ信号を入力し、スタンバイ状
態になる。
サ１０１からの制御信号を入力し、マイクロプロセッサ
１０１からのアクセスがキャラシュ・バイパス・アクセ
スであることを判断すると共に、スタンバイ信号を出力
する。スタンバイ信号はキャッシュメモリ制御装置１０
２がスタンバイ状態にあることを示す。データメモリ・
バンク１０３はスタンバイ信号を入力し、スタンバイ状
態になる。
データメモリ・バンク１０３は高速にアクセスするため
、内部のメモリセルは常に読み出しの状態にしである。
、内部のメモリセルは常に読み出しの状態にしである。
キャッシュメモリ制御装置１０２からストローブ信号を
入力すると、読み出されているデータをデータバスに出
力する。データメモリ・バンク１０３がスタンバイ状態
になると、読み出しを停止し停電力状態になる。
入力すると、読み出されているデータをデータバスに出
力する。データメモリ・バンク１０３がスタンバイ状態
になると、読み出しを停止し停電力状態になる。
第２図は、第１図におけるキャッシュメモリ制御回路１
０２の一部分を示す。スタンバイ信号生成器２０１はス
タンバイ信号を出力する。バリッドピット・メモリ２０
２はキャッシュメモリ内のバリッドビットを記憶する。
０２の一部分を示す。スタンバイ信号生成器２０１はス
タンバイ信号を出力する。バリッドピット・メモリ２０
２はキャッシュメモリ内のバリッドビットを記憶する。
アドレスタグ・メモリ２０３はアドレスタグ値を記憶す
る。比較器２０４はアドレスタグ値を比較する。
る。比較器２０４はアドレスタグ値を比較する。
出力端子２０５はスタンバイ信号を出力する。
バリッドビット・メモリ２０２．アドレスタグ・メモ！
Ｊ２０３．比較器２０４はスタンバイ信号を入力すると
、それぞれの機能を停止させ、消費電力が減少するスタ
ンバイ状態になる。特にアドレスタグ・メモリ２０３は
スタンバイ状態になっても記憶している内容は変化しな
い。
Ｊ２０３．比較器２０４はスタンバイ信号を入力すると
、それぞれの機能を停止させ、消費電力が減少するスタ
ンバイ状態になる。特にアドレスタグ・メモリ２０３は
スタンバイ状態になっても記憶している内容は変化しな
い。
スタンバイ機能を有しているそれぞれの機能単位はスタ
ンバイ状態になっても、キャッシュメモリ制御装置１０
２内のそれ以外の部分に影響を与えない。スタンバイ信
号生成器１０１は、キャッシュ状態信号とキャッシュ、
チップセレクト信号からスタンバイ信号を生成する。キ
ャッシュ状態信号はキャッシュメモリが使用状態にある
かどうかを示す信号である。マイクロフロセッサからキ
ャッシュメモリに対するアクセス、及びキャッシュメモ
リから外部装置に対するアクセスが行なわれていない状
態を示す。
ンバイ状態になっても、キャッシュメモリ制御装置１０
２内のそれ以外の部分に影響を与えない。スタンバイ信
号生成器１０１は、キャッシュ状態信号とキャッシュ、
チップセレクト信号からスタンバイ信号を生成する。キ
ャッシュ状態信号はキャッシュメモリが使用状態にある
かどうかを示す信号である。マイクロフロセッサからキ
ャッシュメモリに対するアクセス、及びキャッシュメモ
リから外部装置に対するアクセスが行なわれていない状
態を示す。
一般にキャッシュメモリを使用するシステムにおいて、
マイクロフロセッサからのアクセスがキャッシュバイパ
スアクセスである場合は、キャッシュメモリ制御装置１
０２のチップセレクト信号をインアクティブにすること
により通知する。スタンバイ信号生成器１０１は、チッ
プセレクト信号がインアクティブであり、同時にキャッ
シュ状態信号により、キャッシュメモリ制御装置１０２
が使用状態にないことを検出すると、スタンバイ信号を
出力する。スタンバイ信号は出力端子２０５を通して、
キャッシュメモリ制御装置１０２の外部へ出力される。
マイクロフロセッサからのアクセスがキャッシュバイパ
スアクセスである場合は、キャッシュメモリ制御装置１
０２のチップセレクト信号をインアクティブにすること
により通知する。スタンバイ信号生成器１０１は、チッ
プセレクト信号がインアクティブであり、同時にキャッ
シュ状態信号により、キャッシュメモリ制御装置１０２
が使用状態にないことを検出すると、スタンバイ信号を
出力する。スタンバイ信号は出力端子２０５を通して、
キャッシュメモリ制御装置１０２の外部へ出力される。
これら一連の動作によりキャッシュバイパスアクセス時
では、キャッシュメモリ制御装置１０２が動作していな
い限り、スタンバイ信号がアクティブになり、バリビッ
ト・メモリ２０２．アドレスタグ・メモリ２０３．比較
器２０４などがスタンバイ状態になり、各々の機能単位
における消費電力は減少する。
では、キャッシュメモリ制御装置１０２が動作していな
い限り、スタンバイ信号がアクティブになり、バリビッ
ト・メモリ２０２．アドレスタグ・メモリ２０３．比較
器２０４などがスタンバイ状態になり、各々の機能単位
における消費電力は減少する。
なおスタンバイ状態を示すスタンバイ信号は、前記バリ
ッドピット・メモリ２０２．アドレスタグ・メモリ２０
３．比較器２０４に限らず、スタンバイ機能を有する全
ての機能単位で使用することが可能である。
ッドピット・メモリ２０２．アドレスタグ・メモリ２０
３．比較器２０４に限らず、スタンバイ機能を有する全
ての機能単位で使用することが可能である。
次に他の実施例について説明する。上記実施例では、ス
タンバイ信号生成器の入力信号がキャッシュ状態信号と
チップセレクト信号であったのに対し、本実施例では、
さらに以下に示すコマンドレジスタからの信号を入力す
る点が特徴である。
タンバイ信号生成器の入力信号がキャッシュ状態信号と
チップセレクト信号であったのに対し、本実施例では、
さらに以下に示すコマンドレジスタからの信号を入力す
る点が特徴である。
第３図は、第１図におけるキャッシュメモリ制御回路１
０２の一部分を示す。スタンバイ信号生成器３０１は、
スタンバイ信号を出力する。コマンドレジスタ３０５は
キャッシュメモリ制御装置１０２内部の状態を保持する
。
０２の一部分を示す。スタンバイ信号生成器３０１は、
スタンバイ信号を出力する。コマンドレジスタ３０５は
キャッシュメモリ制御装置１０２内部の状態を保持する
。
コマンドレジスタ３０５は、キャッシュメモリ制御装置
１０２の内部状態を設定するためのレジスタである。コ
マンドレジスタ３０５は、キャッシュメモリ制御装置１
０２が使用可能であるかどうかの状態値を保持し、同時
にキャッシュメモリ制御装置１０２の外部より書換が可
能なレジスタキャッシュメモリ制御装置１０２は一部の
アクセスを除き、外部からのアクセスを受は付けなくな
る。この状態をディスエイプル状態と呼ぶ。ディスエイ
プル状態では、キャッシュメモリ制御装置１０２はキャ
ッシュ機能を実施しない。したがって、バリッドピット
・メモリ２０２．アドレスタグ・メモ・す２０３．比較
器２０４は動作する必要はない。
１０２の内部状態を設定するためのレジスタである。コ
マンドレジスタ３０５は、キャッシュメモリ制御装置１
０２が使用可能であるかどうかの状態値を保持し、同時
にキャッシュメモリ制御装置１０２の外部より書換が可
能なレジスタキャッシュメモリ制御装置１０２は一部の
アクセスを除き、外部からのアクセスを受は付けなくな
る。この状態をディスエイプル状態と呼ぶ。ディスエイ
プル状態では、キャッシュメモリ制御装置１０２はキャ
ッシュ機能を実施しない。したがって、バリッドピット
・メモリ２０２．アドレスタグ・メモ・す２０３．比較
器２０４は動作する必要はない。
本実施例では、前記実施例１と同様にチップセレクトが
インアクティブの場合、スタンバイ信号生成器３０１は
スタンバイ信号を出力する。更にスタンバイ信号生成器
３０１は、コマンドレジスタ３０５よりキャッシュメモ
リ制御装置１０２がディスエイプル状態であるか否かの
通知を受け、ディスエイプル状態の場合においても、ス
タンバイ信号を出力する。
インアクティブの場合、スタンバイ信号生成器３０１は
スタンバイ信号を出力する。更にスタンバイ信号生成器
３０１は、コマンドレジスタ３０５よりキャッシュメモ
リ制御装置１０２がディスエイプル状態であるか否かの
通知を受け、ディスエイプル状態の場合においても、ス
タンバイ信号を出力する。
したがってキャッシュメモリ制御装置１０２はチップセ
レクト信号がインアクティブであるか、又はキャッシュ
メモリ制御装置１０２自体がディスエイプルの状態であ
るとき、スタンバイ状態になる。
レクト信号がインアクティブであるか、又はキャッシュ
メモリ制御装置１０２自体がディスエイプルの状態であ
るとき、スタンバイ状態になる。
この動作によりキャッシュメモリに関する故障などによ
り、キャッシュメモリ制御装置１０２がディスエイプル
状態になった場合でも、キャッシュメモリ制御装置１０
２をスタンバイ状態にすることが可能である。
り、キャッシュメモリ制御装置１０２がディスエイプル
状態になった場合でも、キャッシュメモリ制御装置１０
２をスタンバイ状態にすることが可能である。
本発明により、キャッシュメモリ制御装置は、キャッシ
ュメモリ制御装置の主要な機能を使用しないアクセスで
ある、キャッシュバイパスアクセスが発生したことを検
出することができる。さらに当該アクセス中は、キャッ
シュメモリ制御装置内の、動作する必要のない機能単位
の機能を停止させて、キャッシュメモリ制御装置全体の
消費電力を減少させ、かつ機能停止状態を出力端子を通
して外部に通知することが可能である。
ュメモリ制御装置の主要な機能を使用しないアクセスで
ある、キャッシュバイパスアクセスが発生したことを検
出することができる。さらに当該アクセス中は、キャッ
シュメモリ制御装置内の、動作する必要のない機能単位
の機能を停止させて、キャッシュメモリ制御装置全体の
消費電力を減少させ、かつ機能停止状態を出力端子を通
して外部に通知することが可能である。
構成を示す図である。
１０１・・・・・・マイクロプロセッサ、１０２・旧・
キャッシュメモリ制御装置、１０３・・・・・・データ
・メモリ・バンク、２０１・・・・・・信号発生器、２
０２゜２０３．２０４・・・・・・メモリ、２０５・・
・・・・出力端子、３０１・・・・・・信号発生器、３
０５・・川・レジスタ。
キャッシュメモリ制御装置、１０３・・・・・・データ
・メモリ・バンク、２０１・・・・・・信号発生器、２
０２゜２０３．２０４・・・・・・メモリ、２０５・・
・・・・出力端子、３０１・・・・・・信号発生器、３
０５・・川・レジスタ。
代理人 弁理士 内 原 晋
Claims (1)
- マイクロプロセッサに接続されるキャッシュメモリ制御
用集積回路において、キャッシュ動作再開に必要な最小
限の機能を除く全ての機能を一時的に停止させる手段、
キャッシュ・バイパス・アクセスが生じたことを検出す
る手段、及び前記機能停止の状態を示す信号を出力する
端子手段を有し、前記キャッシュ・バイパス・アクセス
が生じた場合、一部の機能が停止することを特徴とする
キャッシュメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306383A JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306383A JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02151950A true JPH02151950A (ja) | 1990-06-11 |
| JP2701386B2 JP2701386B2 (ja) | 1998-01-21 |
Family
ID=17956364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306383A Expired - Lifetime JP2701386B2 (ja) | 1988-12-02 | 1988-12-02 | キャッシュメモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701386B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625826A (en) * | 1991-12-17 | 1997-04-29 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US6865684B2 (en) | 1993-12-13 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Utilization-based power management of a clocked device |
-
1988
- 1988-12-02 JP JP63306383A patent/JP2701386B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5625826A (en) * | 1991-12-17 | 1997-04-29 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US6029249A (en) * | 1991-12-17 | 2000-02-22 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US6233691B1 (en) | 1991-12-17 | 2001-05-15 | Compaq Computer Corporation | Apparatus for reducing computer system power consumption |
| US6438697B2 (en) | 1991-12-17 | 2002-08-20 | Compaq Information Technologies Group, L.P. | Demand-based processor clock frequency switching |
| US6609211B2 (en) | 1991-12-17 | 2003-08-19 | Hewlett-Packard Development Company, L.P. | Utilization-based power management of a clocked device |
| US6865684B2 (en) | 1993-12-13 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Utilization-based power management of a clocked device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701386B2 (ja) | 1998-01-21 |
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