JPH05324867A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05324867A JPH05324867A JP4086781A JP8678192A JPH05324867A JP H05324867 A JPH05324867 A JP H05324867A JP 4086781 A JP4086781 A JP 4086781A JP 8678192 A JP8678192 A JP 8678192A JP H05324867 A JPH05324867 A JP H05324867A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マイクロコンピュータの消費電力を低減させ
る。 【構成】 マイクロコンピュータ１１は、外部の電源制
御部１６と、電源端子５１，５２を介して電源制御部１
６よりの第１と第２の電源電圧間の電圧変換を行うレベ
ルシフタ１３と、低消費電力状態への移行とクロック制
御を行うＰＭＵ１４と、周辺回路１５とを備える。電源
制御部１６より、第１と第２の電源電圧が出力され、そ
れぞれ電源端子５１，５２よりレベルシフタ群１３、Ｐ
ＭＵ１４、ＣＰＵ１２および周辺回路１５に供給され
る。ＣＰＵ１２よりは、ＣＰＵ１２自体の動作状態を示
す状態信号１０１がＰＭＵ１４に入力され、その動作状
態に対応して、低消費電力動作状態が検出される。低消
費電力化対応策として、ＰＭＵ１４から周波数を低減さ
れた内部クロック信号１０２がＣＰＵ１２と周辺回路１
５に供給され、電圧制御信号１０３でＣＰＵ１２と周辺
回路１５に供給される第２の電源電圧が低減される。
る。 【構成】 マイクロコンピュータ１１は、外部の電源制
御部１６と、電源端子５１，５２を介して電源制御部１
６よりの第１と第２の電源電圧間の電圧変換を行うレベ
ルシフタ１３と、低消費電力状態への移行とクロック制
御を行うＰＭＵ１４と、周辺回路１５とを備える。電源
制御部１６より、第１と第２の電源電圧が出力され、そ
れぞれ電源端子５１，５２よりレベルシフタ群１３、Ｐ
ＭＵ１４、ＣＰＵ１２および周辺回路１５に供給され
る。ＣＰＵ１２よりは、ＣＰＵ１２自体の動作状態を示
す状態信号１０１がＰＭＵ１４に入力され、その動作状
態に対応して、低消費電力動作状態が検出される。低消
費電力化対応策として、ＰＭＵ１４から周波数を低減さ
れた内部クロック信号１０２がＣＰＵ１２と周辺回路１
５に供給され、電圧制御信号１０３でＣＰＵ１２と周辺
回路１５に供給される第２の電源電圧が低減される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関する。
関する。
【０００２】
【従来の技術】近年、コンピュータ分野における技術進
歩は目覚しく、ノートブック型コンピュータおよびパー
ムトップ・コンピュータ等が市場に出現するようになっ
てきている。このような事情により、最近においては、
低消費電力のデバイスに対する要求が高まっており、そ
の中心的機能を果すマイクロコンピュータも、低消費電
力のものが求められるようになってきている。
歩は目覚しく、ノートブック型コンピュータおよびパー
ムトップ・コンピュータ等が市場に出現するようになっ
てきている。このような事情により、最近においては、
低消費電力のデバイスに対する要求が高まっており、そ
の中心的機能を果すマイクロコンピュータも、低消費電
力のものが求められるようになってきている。
【０００３】一般に、現在のマイクロコンピュータはＣ
ＭＯＳ構造であり、その消費電力は、動作クロック周波
数の１次関数として近似することができる。従って、消
費電力の低下処置としては、ＣＰＵの処理として必要と
される時間以外の時間帯においては、ＣＰＵおよび周辺
装置に対するクロックの供給を停止することが有効な消
費電力手段となっている。このようなクロック供給の制
御を行うために、ＣＰＵのバスサイクルの動作および割
込み信号等よりＣＰＵの動作状態を検出し、当該クロッ
クの制御を行う装置をパワー・マネージメント・ユニッ
ト（以下、ＰＭＵと云う）と呼び、例えば、インテル社
のｉ８２３４７等の製品が市販されている。
ＭＯＳ構造であり、その消費電力は、動作クロック周波
数の１次関数として近似することができる。従って、消
費電力の低下処置としては、ＣＰＵの処理として必要と
される時間以外の時間帯においては、ＣＰＵおよび周辺
装置に対するクロックの供給を停止することが有効な消
費電力手段となっている。このようなクロック供給の制
御を行うために、ＣＰＵのバスサイクルの動作および割
込み信号等よりＣＰＵの動作状態を検出し、当該クロッ
クの制御を行う装置をパワー・マネージメント・ユニッ
ト（以下、ＰＭＵと云う）と呼び、例えば、インテル社
のｉ８２３４７等の製品が市販されている。
【０００４】上記のＰＭＵは、一般に、外部機器の電源
制御およびクロック信号の制御を行うために、複数の動
作状態遷移機能を備えており、特定のＩ／Ｏアドレスお
よびメモリ・アドレスに対するアクセス、および割込
み、ＤＭＡ転送の頻度によってＣＰＵの動作状態を検出
し、特定のＩ／Ｏアドレスに対して、一定の時間以上ア
クセスが行われない場合、または割込み、ＤＭＡ転送が
行われない場合には、その動作状態を遷移させる。例え
ば、ＣＰＵがキーボードの入力待ちの状態となっている
場合には、当該キーボードに対応したＩ／Ｏアドレスは
一定時間以上アクセスされず、動作状態が遷移する。こ
の動作状態の遷移により、種々の電力制御が行われる
が、一般的には、クロック周波数の低減および停止とい
うようなクロック制御が実施されている。
制御およびクロック信号の制御を行うために、複数の動
作状態遷移機能を備えており、特定のＩ／Ｏアドレスお
よびメモリ・アドレスに対するアクセス、および割込
み、ＤＭＡ転送の頻度によってＣＰＵの動作状態を検出
し、特定のＩ／Ｏアドレスに対して、一定の時間以上ア
クセスが行われない場合、または割込み、ＤＭＡ転送が
行われない場合には、その動作状態を遷移させる。例え
ば、ＣＰＵがキーボードの入力待ちの状態となっている
場合には、当該キーボードに対応したＩ／Ｏアドレスは
一定時間以上アクセスされず、動作状態が遷移する。こ
の動作状態の遷移により、種々の電力制御が行われる
が、一般的には、クロック周波数の低減および停止とい
うようなクロック制御が実施されている。
【０００５】
【発明が解決しようとする課題】一般に、ＣＰＵの動作
限界周波数は、供給される電源電圧に比例することが知
られているが、上述した従来のマイクロコンピュータに
おいては、低消費電力化対策として、ＣＰＵに対するク
ロック周波数の低減制御を行った場合には、当該ＣＰＵ
に対する供給電圧自体に対しては調整制御が行われず、
従って、電圧が変化することがないために、当該マイク
ロコンピュータとしては、実際には必要以上の電源電圧
が印加される状態となっており、電力消費の点において
効率が悪いという欠点がある。
限界周波数は、供給される電源電圧に比例することが知
られているが、上述した従来のマイクロコンピュータに
おいては、低消費電力化対策として、ＣＰＵに対するク
ロック周波数の低減制御を行った場合には、当該ＣＰＵ
に対する供給電圧自体に対しては調整制御が行われず、
従って、電圧が変化することがないために、当該マイク
ロコンピュータとしては、実際には必要以上の電源電圧
が印加される状態となっており、電力消費の点において
効率が悪いという欠点がある。
【０００６】
【課題を解決するための手段】第１の発明のマイクロコ
ンピュータは、中央処理装置ならびに当該中央処理装置
に対応して設けられる周辺ハードウェアと、前記中央処
理装置および前記周辺ハードウェアに対してクロック信
号を供給するクロック生成手段と、前記中央処理装置お
よび前記周辺ハードウェアを除く構成要素に対して電源
電圧を供給する第１の電源供給手段と、前記中央処理装
置および前記周辺ハードウェアに対して可変電源電圧を
供給する第２の電源供給手段と、前記中央処理装置の動
作状態をモニタして、当該中央処理装置および前記周辺
ハードウェアの低消費電力動作状態を検出する状態検出
手段と、前記第１および第２の電源供給手段から供給さ
れる電源電圧間の電位差を吸収し調定するレベルシフタ
群と、前記状態検出手段による前記中央処理装置および
前記周辺ハードウェアの低消費電力動作状態を参照し
て、前記クロック生成手段より出力される内部クロック
周波数、ならびに前記第２の電源供給手段より供給され
る可変電源電圧を、前記中央処理装置および前記複数の
周辺ハードウェアを対象として制御するように作用する
消費電力制御手段と、を少なくとも備えて構成される。
ンピュータは、中央処理装置ならびに当該中央処理装置
に対応して設けられる周辺ハードウェアと、前記中央処
理装置および前記周辺ハードウェアに対してクロック信
号を供給するクロック生成手段と、前記中央処理装置お
よび前記周辺ハードウェアを除く構成要素に対して電源
電圧を供給する第１の電源供給手段と、前記中央処理装
置および前記周辺ハードウェアに対して可変電源電圧を
供給する第２の電源供給手段と、前記中央処理装置の動
作状態をモニタして、当該中央処理装置および前記周辺
ハードウェアの低消費電力動作状態を検出する状態検出
手段と、前記第１および第２の電源供給手段から供給さ
れる電源電圧間の電位差を吸収し調定するレベルシフタ
群と、前記状態検出手段による前記中央処理装置および
前記周辺ハードウェアの低消費電力動作状態を参照し
て、前記クロック生成手段より出力される内部クロック
周波数、ならびに前記第２の電源供給手段より供給され
る可変電源電圧を、前記中央処理装置および前記複数の
周辺ハードウェアを対象として制御するように作用する
消費電力制御手段と、を少なくとも備えて構成される。
【０００７】また、第２の発明のマイクロコンピュータ
は、中央処理装置ならびに当該中央処理装置に対応して
設けられる複数の周辺ハードウェアと、前記中央処理装
置および前記周辺ハードウェアに対してクロック信号を
供給するクロック生成手段と、前記中央処理装置および
前記周辺ハードウェアを除く構成要素に対して電源電圧
を供給する第１の電源供給手段と、前記中央処理装置お
よび前記複数の周辺ハードウェアに対して、それぞれ個
別に可変電源電圧を供給する第２の電源供給手段と、前
記中央処理装置の動作状態をモニタして、当該中央処理
装置および前記周辺ハードウェアの低消費電力動作状態
を検出する状態検出手段と、前記第１および第２の電源
供給手段から供給される電源電圧間の電位差を吸収し調
定するレベルシフタ群と、前記状態検出手段による前記
中央処理装置および前記周辺ハードウェアの低消費電力
動作状態を参照して、前記クロック生成手段より出力さ
れる内部クロック周波数、ならびに前記第２の電源供給
手段より供給される可変電源電圧を、前記中央処理装置
および前記複数の周辺ハードウェアを対象として、それ
ぞれ個別に制御するように作用する消費電力制御手段
と、を少なくとも備えて構成される。
は、中央処理装置ならびに当該中央処理装置に対応して
設けられる複数の周辺ハードウェアと、前記中央処理装
置および前記周辺ハードウェアに対してクロック信号を
供給するクロック生成手段と、前記中央処理装置および
前記周辺ハードウェアを除く構成要素に対して電源電圧
を供給する第１の電源供給手段と、前記中央処理装置お
よび前記複数の周辺ハードウェアに対して、それぞれ個
別に可変電源電圧を供給する第２の電源供給手段と、前
記中央処理装置の動作状態をモニタして、当該中央処理
装置および前記周辺ハードウェアの低消費電力動作状態
を検出する状態検出手段と、前記第１および第２の電源
供給手段から供給される電源電圧間の電位差を吸収し調
定するレベルシフタ群と、前記状態検出手段による前記
中央処理装置および前記周辺ハードウェアの低消費電力
動作状態を参照して、前記クロック生成手段より出力さ
れる内部クロック周波数、ならびに前記第２の電源供給
手段より供給される可変電源電圧を、前記中央処理装置
および前記複数の周辺ハードウェアを対象として、それ
ぞれ個別に制御するように作用する消費電力制御手段
と、を少なくとも備えて構成される。
【０００８】なお、前記状態検出手段が、少なくとも一
つ以上の外部機器の動作状態をも含めてモニタして、前
記中央処理装置および前記周辺ハードウェアの低消費電
力動作状態を検出する機能を兼ね備えるとともに、前記
消費電力制御手段が、前記外部機器の動作状態を介して
検出される低消費電力動作状態を参照して、前記クロッ
ク生成手段より出力される内部クロック周波数、ならび
に前記第２の電源供給手段より供給される可変電源電圧
を、前記中央処理装置および前記複数の周辺ハードウェ
アを対象として制御する機能を併せて備えるように構成
してもよい。
つ以上の外部機器の動作状態をも含めてモニタして、前
記中央処理装置および前記周辺ハードウェアの低消費電
力動作状態を検出する機能を兼ね備えるとともに、前記
消費電力制御手段が、前記外部機器の動作状態を介して
検出される低消費電力動作状態を参照して、前記クロッ
ク生成手段より出力される内部クロック周波数、ならび
に前記第２の電源供給手段より供給される可変電源電圧
を、前記中央処理装置および前記複数の周辺ハードウェ
アを対象として制御する機能を併せて備えるように構成
してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例のマイク
ロコンピュータ１１は、外部に設けられている電源制御
部１６と、電源端子５１および５２に対応して、ＣＰＵ
１２と、それぞれ上記の電源端子５１および５２を介し
て、電源制御部１６より供給される第１および第２の電
源電圧間の電圧変換を行うレベルシフタ１３と、低消費
電力状態への移行ならびにクロック制御を行うＰＭＵ１
４と、周辺回路１５とを備えて構成される。
ク図である。図１に示されるように、本実施例のマイク
ロコンピュータ１１は、外部に設けられている電源制御
部１６と、電源端子５１および５２に対応して、ＣＰＵ
１２と、それぞれ上記の電源端子５１および５２を介し
て、電源制御部１６より供給される第１および第２の電
源電圧間の電圧変換を行うレベルシフタ１３と、低消費
電力状態への移行ならびにクロック制御を行うＰＭＵ１
４と、周辺回路１５とを備えて構成される。
【００１１】図１において、電源制御部１６よりは、第
１の電源電圧と第２の電源電圧が出力され、それぞれ電
源端子５１および５２を介してマイクロコンピュータ１
１に供給される。ＣＰＵ１２よりは、ＣＰＵ１２自体の
動作状態を示す状態信号１０１が出力されてＰＭＵ１４
に入力されており、その動作状態に対応して、低消費電
力化対応策とし、ＰＭＵ１４からは、内部クロック信号
１０２および電圧制御信号１０３が出力されて、それぞ
れＣＰＵ１２および対応する周辺回路１５と、外部の電
源制御部１６に送られる。
１の電源電圧と第２の電源電圧が出力され、それぞれ電
源端子５１および５２を介してマイクロコンピュータ１
１に供給される。ＣＰＵ１２よりは、ＣＰＵ１２自体の
動作状態を示す状態信号１０１が出力されてＰＭＵ１４
に入力されており、その動作状態に対応して、低消費電
力化対応策とし、ＰＭＵ１４からは、内部クロック信号
１０２および電圧制御信号１０３が出力されて、それぞ
れＣＰＵ１２および対応する周辺回路１５と、外部の電
源制御部１６に送られる。
【００１２】今、第１の電源電圧が５Ｖで、電圧制御信
号１０３が“０”レベルの時に、電第２の電源電圧が５
Ｖであり、また、前記第１の電源電圧が５Ｖで、電圧制
御信号１０３が“１”レベルの時に、前記第２の電源電
圧が３Ｖであるものとして動作を説明する。
号１０３が“０”レベルの時に、電第２の電源電圧が５
Ｖであり、また、前記第１の電源電圧が５Ｖで、電圧制
御信号１０３が“１”レベルの時に、前記第２の電源電
圧が３Ｖであるものとして動作を説明する。
【００１３】ＰＭＵ１４においては、ＣＰＵ１２より出
力される状態信号１０１を受けて、常時ＣＰＵ１２の動
作状態がモニタされており、その動作状態の推移によ
り、クロックの停止条件およびクロック周波数の低減条
件等が検出される。例えば、ＣＰＵ１２において、特定
のＩ／Ｏアドレスのアクセスが一定時間以内に行われな
かった場合、または割込み動作が一定時間以上行われな
かった場合においては、上記のクロックの停止条件およ
びクロック周波数の低減条件等が検出される。
力される状態信号１０１を受けて、常時ＣＰＵ１２の動
作状態がモニタされており、その動作状態の推移によ
り、クロックの停止条件およびクロック周波数の低減条
件等が検出される。例えば、ＣＰＵ１２において、特定
のＩ／Ｏアドレスのアクセスが一定時間以内に行われな
かった場合、または割込み動作が一定時間以上行われな
かった場合においては、上記のクロックの停止条件およ
びクロック周波数の低減条件等が検出される。
【００１４】マイクロコンピュータ１１内に供給される
第１の電源電圧は、周辺回路１５およびＰＭＵ１４に供
給され、また第２の電源電圧はＣＰＵ１２に供給され
る。レベルシフタ群１３においては、ＣＰＵ１２の全端
子に対して第１の電源電圧と第２の電源電圧との間に電
位差が生じた場合には、電流を流すことなく電圧変換が
行われ信号の伝播が行われる。
第１の電源電圧は、周辺回路１５およびＰＭＵ１４に供
給され、また第２の電源電圧はＣＰＵ１２に供給され
る。レベルシフタ群１３においては、ＣＰＵ１２の全端
子に対して第１の電源電圧と第２の電源電圧との間に電
位差が生じた場合には、電流を流すことなく電圧変換が
行われ信号の伝播が行われる。
【００１５】ここで、ＣＰＵ１２において、特定のＩ／
Ｏアドレスのアクセスが一定時間以内に行われず、クロ
ック周波数の低減条件が検出された場合の動作について
説明する。
Ｏアドレスのアクセスが一定時間以内に行われず、クロ
ック周波数の低減条件が検出された場合の動作について
説明する。
【００１６】ＰＭＵ１４においてクロック周波数の低減
条件が検出された場合には、ＰＭＵ１４から出力される
内部クロック信号１０２の周波数は低減され、これによ
りＣＰＵ１２および周辺回路１５は共に低速にて動作
し、ＣＰＵ１２の動作限界電圧も低下する。この内部ク
ロック信号１０２の周波数低下とともに、同時に、ＰＭ
Ｕ１４からは電圧制御信号１０３が“１”レベルの信号
として出力され、外部の電源制御部１６に入力される。
この電圧制御信号１０３が“１”レベルになることによ
り、前述のように、電源制御部１６より出力される第２
の電源電圧は５Ｖから３Ｖに変化する。この際、第２の
電源電圧が供給されているＣＰＵ１２と、第１の電源電
圧が供給されている周辺回路１５およびＰＭＵ１４との
間には電位差が生じるが、この電位差はレベルシフタ群
１３により吸収され、マイクロコンピュータ１１自体に
おいては、ＣＰＵ１２に供給される第２の電源電圧が変
化する前と機能的には全く同様の動作が継続して実行さ
れる。
条件が検出された場合には、ＰＭＵ１４から出力される
内部クロック信号１０２の周波数は低減され、これによ
りＣＰＵ１２および周辺回路１５は共に低速にて動作
し、ＣＰＵ１２の動作限界電圧も低下する。この内部ク
ロック信号１０２の周波数低下とともに、同時に、ＰＭ
Ｕ１４からは電圧制御信号１０３が“１”レベルの信号
として出力され、外部の電源制御部１６に入力される。
この電圧制御信号１０３が“１”レベルになることによ
り、前述のように、電源制御部１６より出力される第２
の電源電圧は５Ｖから３Ｖに変化する。この際、第２の
電源電圧が供給されているＣＰＵ１２と、第１の電源電
圧が供給されている周辺回路１５およびＰＭＵ１４との
間には電位差が生じるが、この電位差はレベルシフタ群
１３により吸収され、マイクロコンピュータ１１自体に
おいては、ＣＰＵ１２に供給される第２の電源電圧が変
化する前と機能的には全く同様の動作が継続して実行さ
れる。
【００１７】また、この動作状態において、割込み信号
等の発生によりクロック周波数を高速化させる条件が成
立した場合には、ＰＭＵ１４より出力される電圧制御信
号１０３は“０”レベルに転移し、これにより、電圧制
御部１６より出力される第２の電源電圧は３Ｖから５Ｖ
に上昇される。この動作と同時に、ＰＭＵ１４より出力
される内部クロック信号１０２の周波数も復元されてＣ
ＰＵ１２および周辺回路１５に入力され、ＣＰＵ１２に
おいては、クロック停止条件の検出前と同一の最高周波
数のクロックによる動作状態が復帰し、当該割込み処理
が行われる。そして、当該割込み処理の終了後、再クロ
ック停止条件が検出されれば、再度、上記の場合と同様
にして、クロック停止に付随して電源電圧の制御が行わ
れる。
等の発生によりクロック周波数を高速化させる条件が成
立した場合には、ＰＭＵ１４より出力される電圧制御信
号１０３は“０”レベルに転移し、これにより、電圧制
御部１６より出力される第２の電源電圧は３Ｖから５Ｖ
に上昇される。この動作と同時に、ＰＭＵ１４より出力
される内部クロック信号１０２の周波数も復元されてＣ
ＰＵ１２および周辺回路１５に入力され、ＣＰＵ１２に
おいては、クロック停止条件の検出前と同一の最高周波
数のクロックによる動作状態が復帰し、当該割込み処理
が行われる。そして、当該割込み処理の終了後、再クロ
ック停止条件が検出されれば、再度、上記の場合と同様
にして、クロック停止に付随して電源電圧の制御が行わ
れる。
【００１８】次に、本発明の第２の実施例について説明
する。図２は第２の実施例を示すブロック図である。図
２に示されるように、本実施例のマイクロコンピュータ
２１は、外部に設けられている電源制御部２９と、電源
端子５３、５４、５５および５６に対応して、ＣＰＵ２
２と、レベルシフタ群２３、２６および２８と、ＰＭＵ
２４と、周辺回路２５および２７とを備えて構成され
る。
する。図２は第２の実施例を示すブロック図である。図
２に示されるように、本実施例のマイクロコンピュータ
２１は、外部に設けられている電源制御部２９と、電源
端子５３、５４、５５および５６に対応して、ＣＰＵ２
２と、レベルシフタ群２３、２６および２８と、ＰＭＵ
２４と、周辺回路２５および２７とを備えて構成され
る。
【００１９】図２において、電源制御部２９よりは、第
１の電源電圧と第２の電源電圧が出力され、第１の電源
電圧は電源端子５３を介してＰＭＵ２４、レベルシフタ
群２３、２６および２８に供給され、また第２の電源電
圧は、それぞれ電源端子５４、５５および５６を介し
て、それぞれＣＰＵ２２、周辺回路２５および２７に供
給される。前述の第１の実施例の場合と同様に、ＣＰＵ
２２よりは、ＣＰＵ２２自体の動作状態を示す状態信号
１０４が出力されてＰＭＵ２４に入力されており、その
動作状態に応じて低消費電力化に対応するために、ＰＭ
Ｕ２４からは、内部クロック信号１０５が出力されてＣ
ＰＵ２２、周辺回路２５および２７に入力されており、
また、電圧制御信号１０６、１０７および１０８が出力
されて、外部の電源制御部２９に送られている。
１の電源電圧と第２の電源電圧が出力され、第１の電源
電圧は電源端子５３を介してＰＭＵ２４、レベルシフタ
群２３、２６および２８に供給され、また第２の電源電
圧は、それぞれ電源端子５４、５５および５６を介し
て、それぞれＣＰＵ２２、周辺回路２５および２７に供
給される。前述の第１の実施例の場合と同様に、ＣＰＵ
２２よりは、ＣＰＵ２２自体の動作状態を示す状態信号
１０４が出力されてＰＭＵ２４に入力されており、その
動作状態に応じて低消費電力化に対応するために、ＰＭ
Ｕ２４からは、内部クロック信号１０５が出力されてＣ
ＰＵ２２、周辺回路２５および２７に入力されており、
また、電圧制御信号１０６、１０７および１０８が出力
されて、外部の電源制御部２９に送られている。
【００２０】電源端子５４より出力される第２の電源電
圧は、ＣＰＵ２２に供給されるが、ＣＰＵ２２の外周に
は第１の実施例の場合と同様に、レベルシフタ群２３が
設けられており、電源端子５４より供給される第２の電
源電圧と電源端子５３より供給される第１の電源電圧と
の間に電位差が生じた場合に、電流を流すことなく電圧
変換が行われ、また信号伝播が行われる。
圧は、ＣＰＵ２２に供給されるが、ＣＰＵ２２の外周に
は第１の実施例の場合と同様に、レベルシフタ群２３が
設けられており、電源端子５４より供給される第２の電
源電圧と電源端子５３より供給される第１の電源電圧と
の間に電位差が生じた場合に、電流を流すことなく電圧
変換が行われ、また信号伝播が行われる。
【００２１】周辺回路２７は外部機器とのインターフェ
ースを行う周辺ユニットであり、例えば通信制御ユニッ
ト等がその一例である。周辺回路２５はプロセッサの内
部状態を制御するユニットであり、例えば、ウェイト・
コントロール・ユニット等がその一例である。電源端子
５５および５６より出力される第２の電源電圧は、それ
ぞれ周辺回路２５および２７に供給されるが、周辺回路
２５および２７の外周には、ＣＰＵ２２の場合と同様
に、それぞれレベルシフタ群２６および２８が設けられ
ており、電源制御部２９より第２の電源電圧が供給され
る電源端子５５および５６に、外部回路と異なる低電圧
が印加された場合には、当該電位差が吸収されるような
構成となっている。
ースを行う周辺ユニットであり、例えば通信制御ユニッ
ト等がその一例である。周辺回路２５はプロセッサの内
部状態を制御するユニットであり、例えば、ウェイト・
コントロール・ユニット等がその一例である。電源端子
５５および５６より出力される第２の電源電圧は、それ
ぞれ周辺回路２５および２７に供給されるが、周辺回路
２５および２７の外周には、ＣＰＵ２２の場合と同様
に、それぞれレベルシフタ群２６および２８が設けられ
ており、電源制御部２９より第２の電源電圧が供給され
る電源端子５５および５６に、外部回路と異なる低電圧
が印加された場合には、当該電位差が吸収されるような
構成となっている。
【００２２】電源制御部２９の基本動作については、前
述の第１の実施例の場合と同様であるが、本実施例にお
いては、ＰＭＵ２４より出力されて当該電源制御部２９
に入力される電圧制御信号１０６、１０７および１０８
は、電源端子５４、５５および５６より出力される第２
の電源電圧を、それぞれ個別に制御調整するように対応
して生成される電圧制御信号である。これらの電圧制御
信号の制御作用については、第１の実施例の場合と全く
同様である。
述の第１の実施例の場合と同様であるが、本実施例にお
いては、ＰＭＵ２４より出力されて当該電源制御部２９
に入力される電圧制御信号１０６、１０７および１０８
は、電源端子５４、５５および５６より出力される第２
の電源電圧を、それぞれ個別に制御調整するように対応
して生成される電圧制御信号である。これらの電圧制御
信号の制御作用については、第１の実施例の場合と全く
同様である。
【００２３】ＰＭＵ２４においては、ＣＰＵ２２におい
て周辺回路２５および２６に対するＩ／Ｏアクセスが行
われると、ＣＰＵ２２より入力されている状態信号１０
４により当該動作状態が検出され、それに対応して周辺
回路２５および２７が使用されて動作状態にあることが
認識されて、周辺回路２５および２７に対する状態遷移
を行わないように制御が行われる。また、状態信号１０
４の内容より、ＣＰＵ２２より周辺回路２８に対して所
定の時間以内にアクセスが行われないことが確認された
場合には、ＰＭＵ２４においては、電圧制御信号１０８
が“１”レベルの信号として出力されて電源制御部２９
に入力される。この電圧制御信号１０８が“１”レベル
となることにより、対応する電源端子５６より出力され
る第２の電源電圧は低下され、その結果として、周辺回
路２７は当該低電圧を供給される状態において動作する
ことなる。このような動作は、周辺回路２５に対しても
同様に行われる。また、ＰＭＵ２４において、ＣＰＵ２
２から入力される状態信号１０４をモニタすることによ
り、周辺回路２５および２７が使用状態になったことが
検出されると、電圧制御信号１０７および１０８が
“０”レベルの信号として出力され、これにより、周辺
回路２５および２７に供給される第２の電源電圧のレベ
ルが復活されて、当初の高速動作可能状態に戻る。この
ような動作により、例えば、周辺回路２５が使用されな
い場合、または周辺回路２５に対して高速動作が要求さ
れない場合等に限り、ＰＭＵ２４の動作を介して、該当
ユニットに供給される電源電圧をダイナミックに降下さ
せることにより消費電力を低下させることも可能であ
る。
て周辺回路２５および２６に対するＩ／Ｏアクセスが行
われると、ＣＰＵ２２より入力されている状態信号１０
４により当該動作状態が検出され、それに対応して周辺
回路２５および２７が使用されて動作状態にあることが
認識されて、周辺回路２５および２７に対する状態遷移
を行わないように制御が行われる。また、状態信号１０
４の内容より、ＣＰＵ２２より周辺回路２８に対して所
定の時間以内にアクセスが行われないことが確認された
場合には、ＰＭＵ２４においては、電圧制御信号１０８
が“１”レベルの信号として出力されて電源制御部２９
に入力される。この電圧制御信号１０８が“１”レベル
となることにより、対応する電源端子５６より出力され
る第２の電源電圧は低下され、その結果として、周辺回
路２７は当該低電圧を供給される状態において動作する
ことなる。このような動作は、周辺回路２５に対しても
同様に行われる。また、ＰＭＵ２４において、ＣＰＵ２
２から入力される状態信号１０４をモニタすることによ
り、周辺回路２５および２７が使用状態になったことが
検出されると、電圧制御信号１０７および１０８が
“０”レベルの信号として出力され、これにより、周辺
回路２５および２７に供給される第２の電源電圧のレベ
ルが復活されて、当初の高速動作可能状態に戻る。この
ような動作により、例えば、周辺回路２５が使用されな
い場合、または周辺回路２５に対して高速動作が要求さ
れない場合等に限り、ＰＭＵ２４の動作を介して、該当
ユニットに供給される電源電圧をダイナミックに降下さ
せることにより消費電力を低下させることも可能であ
る。
【００２４】図３は、本発明の第３の実施例を示すブロ
ック図である。図３に示されるように、本実施例のマイ
クロコンピュータ３１は、外部に設けられている電源制
御部３６と、外部機器３７と、電源端子５７および５８
に対応して、ＣＰＵ３２と、レベルシフタ群３３と、Ｐ
ＭＵ３４と、周辺回路３５とを備えて構成される。図１
との対比により明らかなように、本実施例は、前述の第
１の実施例において、動作状態のモニタ対象として、外
部機器３７を加えた例であり、これ以外の動作について
は、第１の実施例の場合と全く同様である。従って、外
部機器３７よりＰＭＵ３４に入力される割込み信号に関
わる動作以外の動作については、その説明を省略する。
ック図である。図３に示されるように、本実施例のマイ
クロコンピュータ３１は、外部に設けられている電源制
御部３６と、外部機器３７と、電源端子５７および５８
に対応して、ＣＰＵ３２と、レベルシフタ群３３と、Ｐ
ＭＵ３４と、周辺回路３５とを備えて構成される。図１
との対比により明らかなように、本実施例は、前述の第
１の実施例において、動作状態のモニタ対象として、外
部機器３７を加えた例であり、これ以外の動作について
は、第１の実施例の場合と全く同様である。従って、外
部機器３７よりＰＭＵ３４に入力される割込み信号に関
わる動作以外の動作については、その説明を省略する。
【００２５】図３において、ＰＭＵ３４においては、Ｃ
ＰＵ３２より入力される状態信号１０９、および外部機
器３７より入力される割込み信号１１２等がモニタされ
ており、状態信号１０９によるＣＰＵ３２の動作状態な
らびに割込み信号１１２に対応して、クロックの停止お
よび発振条件、クロック周波数の低減条件等が検出され
る。ここで、電源端子５７を介して供給される第１の電
源電圧が５Ｖで、電圧制御信号１１１が“０”レベルの
時に、電源端子５８を介して供給される第２の電源電圧
が５Ｖであり、また、前記第１の電源電圧が５Ｖで、電
圧制御信号１１１が“１”レベルの時に、前記第２の電
源電圧が３Ｖであるものとする。この場合、割込み信号
１１２が“１”レベルの時には、外部機器３７より割込
み要求があるものとし、また、割込み信号１１２が
“０”レベルの時には、外部機器３７よりの割込み要求
がないものとして説明する。
ＰＵ３２より入力される状態信号１０９、および外部機
器３７より入力される割込み信号１１２等がモニタされ
ており、状態信号１０９によるＣＰＵ３２の動作状態な
らびに割込み信号１１２に対応して、クロックの停止お
よび発振条件、クロック周波数の低減条件等が検出され
る。ここで、電源端子５７を介して供給される第１の電
源電圧が５Ｖで、電圧制御信号１１１が“０”レベルの
時に、電源端子５８を介して供給される第２の電源電圧
が５Ｖであり、また、前記第１の電源電圧が５Ｖで、電
圧制御信号１１１が“１”レベルの時に、前記第２の電
源電圧が３Ｖであるものとする。この場合、割込み信号
１１２が“１”レベルの時には、外部機器３７より割込
み要求があるものとし、また、割込み信号１１２が
“０”レベルの時には、外部機器３７よりの割込み要求
がないものとして説明する。
【００２６】今、クロック周波数が停止している状態に
おいて、外部機器３７から割込み信号１１２が“０”レ
ベルから“１”レベルに変化し、ＰＭＵ３４において外
部機器３７より割込み要求を受けた場合について説明す
る。ＰＭＵ３４においては、当該割込み要求を受けた場
合には、内部クロック信号１１０が発振されて出力さ
れ、ＣＰＵ３２および周辺回路３５に対して入力され
る。これにより、ＣＰＵ３２および周辺回路３５は動作
可能状態となる。一方、ＰＭＵ３４からは、内部クロッ
ク信号１１０が出力されると同時に、“０”レベルの電
圧制御信号１１１が出力され、電源制御部３６に入力さ
れる。これにより、電源制御部３６より出力されてＣＰ
Ｕ３２に供給される第２の電源電圧は３Ｖから５Ｖに上
昇され、ＣＰＵ３２の高速動作が可能となる。また、も
しも、外部機器３７において、ＣＰＵ３２の高速動作が
必要とされない場合においては、前記第２の電源電圧を
３Ｖに上昇させることなく済ませることも可能である。
おいて、外部機器３７から割込み信号１１２が“０”レ
ベルから“１”レベルに変化し、ＰＭＵ３４において外
部機器３７より割込み要求を受けた場合について説明す
る。ＰＭＵ３４においては、当該割込み要求を受けた場
合には、内部クロック信号１１０が発振されて出力さ
れ、ＣＰＵ３２および周辺回路３５に対して入力され
る。これにより、ＣＰＵ３２および周辺回路３５は動作
可能状態となる。一方、ＰＭＵ３４からは、内部クロッ
ク信号１１０が出力されると同時に、“０”レベルの電
圧制御信号１１１が出力され、電源制御部３６に入力さ
れる。これにより、電源制御部３６より出力されてＣＰ
Ｕ３２に供給される第２の電源電圧は３Ｖから５Ｖに上
昇され、ＣＰＵ３２の高速動作が可能となる。また、も
しも、外部機器３７において、ＣＰＵ３２の高速動作が
必要とされない場合においては、前記第２の電源電圧を
３Ｖに上昇させることなく済ませることも可能である。
【００２７】
【発明の効果】以上説明したように、本発明は、低消費
電力化対策として、クロック周波数を低減させる場合
に、同時に電源電圧をも低下させることにより、より一
層の低消費電力化が可能になるという効果がある。
電力化対策として、クロック周波数を低減させる場合
に、同時に電源電圧をも低下させることにより、より一
層の低消費電力化が可能になるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
１１、２１、３１ マイクロコンピュータ １２、２２、３２ ＣＰＵ １３、２３、２６、２８、３３ レベルシフタ群 １４、２４、３４ ＰＭＵ １５、２５、２７、３５ 周辺回路 １６、２９、３６ 電源制御部 ３７ 外部機器
Claims (3)
- 【請求項１】 中央処理装置ならびに当該中央処理装置
に対応して設けられる周辺ハードウェアと、 前記中央処理装置および前記周辺ハードウェアに対して
クロック信号を供給するクロック生成手段と、 前記中央処理装置および前記周辺ハードウェアを除く構
成要素に対して電源電圧を供給する第１の電源供給手段
と、 前記中央処理装置および前記周辺ハードウェアに対して
可変電源電圧を供給する第２の電源供給手段と、 前記中央処理装置の動作状態をモニタして、当該中央処
理装置および前記周辺ハードウェアの低消費電力動作状
態を検出する状態検出手段と、 前記第１および第２の電源供給手段から供給される電源
電圧間の電位差を吸収し調定するレベルシフタ群と、 前記状態検出手段による前記中央処理装置および前記周
辺ハードウェアの低消費電力動作状態を参照して、前記
クロック生成手段より出力される内部クロック周波数、
ならびに前記第２の電源供給手段より供給される可変電
源電圧を、前記中央処理装置および前記複数の周辺ハー
ドウェアを対象として制御するように作用する消費電力
制御手段と、 を少なくとも備えることを特徴とするマイクロコンピュ
ータ。 - 【請求項２】 中央処理装置ならびに当該中央処理装置
に対応して設けられる複数の周辺ハードウェアと、 前記中央処理装置および前記周辺ハードウェアに対して
クロック信号を供給するクロック生成手段と、 前記中央処理装置および前記周辺ハードウェアを除く構
成要素に対して電源電圧を供給する第１の電源供給手段
と、 前記中央処理装置および前記複数の周辺ハードウェアに
対して、それぞれ個別に可変電源電圧を供給する第２の
電源供給手段と、 前記中央処理装置の動作状態をモニタして、当該中央処
理装置および前記周辺ハードウェアの低消費電力動作状
態を検出する状態検出手段と、 前記第１および第２の電源供給手段から供給される電源
電圧間の電位差を吸収し調定するレベルシフタ群と、 前記状態検出手段による前記中央処理装置および前記周
辺ハードウェアの低消費電力動作状態を参照して、前記
クロック生成手段より出力される内部クロック周波数、
ならびに前記第２の電源供給手段より供給される可変電
源電圧を、前記中央処理装置および前記複数の周辺ハー
ドウェアを対象として、それぞれ個別に制御するように
作用する消費電力制御手段と、 を少なくとも備えることを特徴とするマイクロコンピュ
ータ。 - 【請求項３】 前記状態検出手段が、少なくとも一つ以
上の外部機器の動作状態をも含めてモニタして、前記中
央処理装置および前記周辺ハードウェアの低消費電力動
作状態を検出する機能を兼ね備えるとともに、前記消費
電力制御手段が、前記外部機器の動作状態を介して検出
される低消費電力動作状態を参照して、前記クロック生
成手段より出力される内部クロック周波数、ならびに前
記第２の電源供給手段より供給される可変電源電圧を、
前記中央処理装置および前記複数の周辺ハードウェアを
対象として制御する機能を併せて備えることを特徴とす
る請求項１および２記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086781A JPH05324867A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086781A JPH05324867A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324867A true JPH05324867A (ja) | 1993-12-10 |
Family
ID=13896302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086781A Withdrawn JPH05324867A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435976B1 (ko) * | 1995-01-10 | 2004-10-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
-
1992
- 1992-04-08 JP JP4086781A patent/JPH05324867A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435976B1 (ko) * | 1995-01-10 | 2004-10-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |