JPH11191289A - メモリコントローラ - Google Patents
メモリコントローラInfo
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- JPH11191289A JPH11191289A JP9358714A JP35871497A JPH11191289A JP H11191289 A JPH11191289 A JP H11191289A JP 9358714 A JP9358714 A JP 9358714A JP 35871497 A JP35871497 A JP 35871497A JP H11191289 A JPH11191289 A JP H11191289A
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- memory
- semiconductor memory
- memory controller
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Abstract
(57)【要約】
【課題】 簡単な回路構成で、半導体メモリに対するア
クセス要求がスタンバイ状態に入っても適時のタイミン
グで半導体メモリに対する動作を省電力モードとなる第
２の動作に遷移させることである。 【解決手段】 メモリ１０６に対するアクセスがスタン
バイ状態に入った後、カウンタ回路２０１がリフレッシ
ュパルスを所定時間カウントしたことをコンパレータ回
路２０２が検出したら、メモリ１０６に対して消費電力
を節減するため、メモリ１０６への電力供給を停止する
構成を特徴とする。
クセス要求がスタンバイ状態に入っても適時のタイミン
グで半導体メモリに対する動作を省電力モードとなる第
２の動作に遷移させることである。 【解決手段】 メモリ１０６に対するアクセスがスタン
バイ状態に入った後、カウンタ回路２０１がリフレッシ
ュパルスを所定時間カウントしたことをコンパレータ回
路２０２が検出したら、メモリ１０６に対して消費電力
を節減するため、メモリ１０６への電力供給を停止する
構成を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに対
する省電力メモリアクセスを制御するメモリコントロー
ラに関するものである。
する省電力メモリアクセスを制御するメモリコントロー
ラに関するものである。
【０００２】
【従来の技術】通常、画像形成装置等の内部にある画像
等の一時バッファとして使用されている半導体メモリ
は、ユーザが画像形成装置を使う以外の時間に関して
は、何もしないスタンバイ状態にある。
等の一時バッファとして使用されている半導体メモリ
は、ユーザが画像形成装置を使う以外の時間に関して
は、何もしないスタンバイ状態にある。
【０００３】この場合、画像等の一時バッファとして使
用されるのはたいてい安価なＤＲＡＭが使用されるわけ
であるが、ＤＲＡＭは特性として一定間隔でリフレッシ
ュ動作をしなければいけないことになっている。
用されるのはたいてい安価なＤＲＡＭが使用されるわけ
であるが、ＤＲＡＭは特性として一定間隔でリフレッシ
ュ動作をしなければいけないことになっている。
【０００４】よって、このＤＲＡＭを制御するメモリコ
ントローラは所定の決められた間隔でＤＲＡＭに対して
リフレッシュ動作を行っている。
ントローラは所定の決められた間隔でＤＲＡＭに対して
リフレッシュ動作を行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、近年、
エナジースター（省電力モード処理規格）等の画像形成
装置に対して、スタンバイ時における消費電力の制限が
設けられ、ハードディスク，定着器等の消費電力の低減
は実施できているが、画像形成装置のほぼ半導体で構成
されている部分に関しては、ＣＰＵのスリープ機能があ
るだけであった。
エナジースター（省電力モード処理規格）等の画像形成
装置に対して、スタンバイ時における消費電力の制限が
設けられ、ハードディスク，定着器等の消費電力の低減
は実施できているが、画像形成装置のほぼ半導体で構成
されている部分に関しては、ＣＰＵのスリープ機能があ
るだけであった。
【０００６】一方、画像形成装置も年々、解像度が上が
り、半導体メモリが安価になるにつれ、大容量の画像メ
モリを搭載するようになり、スタンバイ状態における消
費電力の割合が画像形成装置の中で高くなり、その消費
電力はもはや無視できない程大きくなっており、その対
策が望まれている。
り、半導体メモリが安価になるにつれ、大容量の画像メ
モリを搭載するようになり、スタンバイ状態における消
費電力の割合が画像形成装置の中で高くなり、その消費
電力はもはや無視できない程大きくなっており、その対
策が望まれている。
【０００７】本発明は上記の問題点を解消するためにな
されたもので、本発明の目的は、半導体メモリに対する
アクセスがスタンバイ状態に入って所定時間経過状態に
基づいて半導体メモリに対して消費電力を節減する動作
モードに移行したり、該動作モードからの復帰を切り替
え制御することにより、簡単な回路構成で、半導体メモ
リに対するアクセス要求がスタンバイ状態に入っても適
時のタイミングで半導体メモリに対する動作を省電力モ
ードとなる第２の動作に遷移させることができ、かつ、
何らかのメモリアクセス要求と同時に第１の動作に自動
復帰でき、その間半導体メモリにおける消費電力を格段
に節減できるメモリコントローラを提供することであ
る。
されたもので、本発明の目的は、半導体メモリに対する
アクセスがスタンバイ状態に入って所定時間経過状態に
基づいて半導体メモリに対して消費電力を節減する動作
モードに移行したり、該動作モードからの復帰を切り替
え制御することにより、簡単な回路構成で、半導体メモ
リに対するアクセス要求がスタンバイ状態に入っても適
時のタイミングで半導体メモリに対する動作を省電力モ
ードとなる第２の動作に遷移させることができ、かつ、
何らかのメモリアクセス要求と同時に第１の動作に自動
復帰でき、その間半導体メモリにおける消費電力を格段
に節減できるメモリコントローラを提供することであ
る。
【０００８】
【課題を解決するための手段】本発明に係る第１の発明
は、一定期間の間に所定の第１の動作を所定回数行う半
導体メモリに対するアクセスを制御するメモリコントロ
ーラであって、前記第１の動作が設定時間継続されたこ
とを検出する第１の検出手段と、前記第１の検出手段が
前記第１の動作が設定時間継続されたことを検出した場
合に、前記半導体メモリに対して電力消費を節減する第
２の動作を実行させる制御手段とを有するものである。
は、一定期間の間に所定の第１の動作を所定回数行う半
導体メモリに対するアクセスを制御するメモリコントロ
ーラであって、前記第１の動作が設定時間継続されたこ
とを検出する第１の検出手段と、前記第１の検出手段が
前記第１の動作が設定時間継続されたことを検出した場
合に、前記半導体メモリに対して電力消費を節減する第
２の動作を実行させる制御手段とを有するものである。
【０００９】本発明に係る第２の発明は、前記第２の動
作の実行中に、前記半導体メモリに対するアクセス要求
を検出する第２の検出手段と、前記制御手段は、前記第
２の検出手段により前記半導体メモリに対するアクセス
要求を検出した場合に、前記半導体メモリに対する前記
第２の動作を解除して、前記第１の動作を行う状態に復
帰させるものである。
作の実行中に、前記半導体メモリに対するアクセス要求
を検出する第２の検出手段と、前記制御手段は、前記第
２の検出手段により前記半導体メモリに対するアクセス
要求を検出した場合に、前記半導体メモリに対する前記
第２の動作を解除して、前記第１の動作を行う状態に復
帰させるものである。
【００１０】本発明に係る第３の発明は、前記第２の動
作は、前記半導体メモリに対する電源供給を停止する動
作とするものである。
作は、前記半導体メモリに対する電源供給を停止する動
作とするものである。
【００１１】本発明に係る第４の発明は、前記第２の動
作は、前記半導体メモリに対するリフレッシュを停止す
る動作とするものである。
作は、前記半導体メモリに対するリフレッシュを停止す
る動作とするものである。
【００１２】本発明に係る第５の発明は、前記設定時間
は、前記半導体メモリに基づいて可変設定可能とするも
のである。
は、前記半導体メモリに基づいて可変設定可能とするも
のである。
【００１３】本発明に係る第６の発明は、前記第１の動
作は、前記半導体メモリに対するリフレッシュ動作とす
るものである。
作は、前記半導体メモリに対するリフレッシュ動作とす
るものである。
【００１４】
【発明の実施の形態】〔第１実施形態〕図１は、本発明
の第１実施形態を示すメモリコントローラを適用可能な
データ処理システムの一例を示す図であり、特に、メモ
リの電源制御回路を内蔵したメモリコントローラを有す
る場合に対応する。
の第１実施形態を示すメモリコントローラを適用可能な
データ処理システムの一例を示す図であり、特に、メモ
リの電源制御回路を内蔵したメモリコントローラを有す
る場合に対応する。
【００１５】図において、１０１はＣＰＵで、ＲＯＭ１
０２またはハードディスク（ＨＤ）１０８等に記憶され
たシステムプログラム，アプリケーションプログラムを
実行する。なお、ＲＯＭ１０２には、システムのプログ
ラムで利用されるデータなどが記憶されている。
０２またはハードディスク（ＨＤ）１０８等に記憶され
たシステムプログラム，アプリケーションプログラムを
実行する。なお、ＲＯＭ１０２には、システムのプログ
ラムで利用されるデータなどが記憶されている。
【００１６】１０３はＲＡＭで、ＣＰＵ１０１が実行、
動作するためのワークメモリとして機能する。１０４は
データバスで、システム内のデータ等が流れる。１０５
はメモリコントローラで、メモリ１０６に対する電源制
御回路を有する。
動作するためのワークメモリとして機能する。１０４は
データバスで、システム内のデータ等が流れる。１０５
はメモリコントローラで、メモリ１０６に対する電源制
御回路を有する。
【００１７】なお、メモリ１０６はデータ保持のために
はリフレッシュが必要なＤＲＡＭ等で構成され、前記メ
モリコントローラ１０５の管理下にある。
はリフレッシュが必要なＤＲＡＭ等で構成され、前記メ
モリコントローラ１０５の管理下にある。
【００１８】１０７はＳＣＳＩコントローラで、前記デ
ータバス１０４とメモリコントローラ１０５と直接デー
タをやり取りするバス１１１に接続されている。１０８
はハードディスクユニッで、前記ＳＣＳＩコントローラ
１０７に接続された大容量のデータを保存する。
ータバス１０４とメモリコントローラ１０５と直接デー
タをやり取りするバス１１１に接続されている。１０８
はハードディスクユニッで、前記ＳＣＳＩコントローラ
１０７に接続された大容量のデータを保存する。
【００１９】１０９は出力バスで、前記メモリ１０６内
に蓄積されているデータを本システム外の装置に出力す
る。１１０は入力バスで、本システム外からのデータを
メモリ１０６内に転送する。
に蓄積されているデータを本システム外の装置に出力す
る。１１０は入力バスで、本システム外からのデータを
メモリ１０６内に転送する。
【００２０】図２は、図１に示したメモリコントローラ
１０５内のメモリへの電源制御部の構成を説明するブロ
ック図である。
１０５内のメモリへの電源制御部の構成を説明するブロ
ック図である。
【００２１】図において、２０１はカウンタ回路で、同
一の動作モード中にリフレッシュ動作を１回行う度（リ
フレッシュ動作パルスＲＰ１パルス毎に）に１ずつイン
クリメントし、他の動作モードを実行したならばカウン
タ値を「０」にクリアする。
一の動作モード中にリフレッシュ動作を１回行う度（リ
フレッシュ動作パルスＲＰ１パルス毎に）に１ずつイン
クリメントし、他の動作モードを実行したならばカウン
タ値を「０」にクリアする。
【００２２】２０２はコンパレータ回路で、所定のリフ
レッシュ動作回数ｎ（回数データ２０３）と前記カウン
タ２０１のカウント値とが同一の値になったならば、出
力信号２０２ａを「Ｌ」状態に遷移させる。
レッシュ動作回数ｎ（回数データ２０３）と前記カウン
タ２０１のカウント値とが同一の値になったならば、出
力信号２０２ａを「Ｌ」状態に遷移させる。
【００２３】２０４はメモリ電源スイッチで、メモリ１
０６の電源スイッチ機能を有し入力信号として、上記出
力信号２０２ａが「Ｌ」状態となったら、メモリ１０６
に対する電源（Ｖｃｃ）供給を停止し、上記出力信号２
０２ａが「Ｈ」が入力されたならばメモリ１０６への電
源を供給する。
０６の電源スイッチ機能を有し入力信号として、上記出
力信号２０２ａが「Ｌ」状態となったら、メモリ１０６
に対する電源（Ｖｃｃ）供給を停止し、上記出力信号２
０２ａが「Ｈ」が入力されたならばメモリ１０６への電
源を供給する。
【００２４】２０６はゲート回路で、第１〜第ｎの動作
パルスとの入力として、カウンタ回路２０１のクリア端
子に出力信号を出力する。
パルスとの入力として、カウンタ回路２０１のクリア端
子に出力信号を出力する。
【００２５】上記のように構成されたメモリコントロー
ラ１０５において、通常一定間隔で行われているリフレ
ッシュ動作（リフレッシュ動作パルスＲＰの入力）によ
りカウンタ回路２０１はカウントアップし続けるのであ
るが、その間に、ＣＰＵ１０１からのメモリ１０６への
アクセス、入力バス，出力バス，ＳＣＳＩコントローラ
１０７からのメモリ１０６へのアクセスが発生（第１〜
第ｎの動作パルスのいずれかが入力されることに起因し
てカウンタ回路２０１がクリアされる）すると、カウン
タ回路２０１は「０」にクリアされる。
ラ１０５において、通常一定間隔で行われているリフレ
ッシュ動作（リフレッシュ動作パルスＲＰの入力）によ
りカウンタ回路２０１はカウントアップし続けるのであ
るが、その間に、ＣＰＵ１０１からのメモリ１０６への
アクセス、入力バス，出力バス，ＳＣＳＩコントローラ
１０７からのメモリ１０６へのアクセスが発生（第１〜
第ｎの動作パルスのいずれかが入力されることに起因し
てカウンタ回路２０１がクリアされる）すると、カウン
タ回路２０１は「０」にクリアされる。
【００２６】しかしながら、一定期間、メモリ１０６へ
のアクセスがリフレッシュ動作のみだった場合には、カ
ウンタ回路２０１のカウンタ値は予め設定されているメ
モリがスタンバイ状態であると判断される時間（リフレ
ッシュ間隔時間×ｎ）に到達すると、前記コンパレータ
回路２０２からの出力信号２０２ａが「Ｈ」レベル状態
から、「Ｌ」状態に遷移し、メモリ電源スイッチ２０４
を切断し、メモリ１０６への電源供給を停止すると、同
時に、コンパレータ回路２０２から出力された出力信号
２０２ａが「Ｌ」状態かどうかがＣＰＵ１０１により判
断され、以後のメモリ１０６へのリフレッシュ動作を停
止する。
のアクセスがリフレッシュ動作のみだった場合には、カ
ウンタ回路２０１のカウンタ値は予め設定されているメ
モリがスタンバイ状態であると判断される時間（リフレ
ッシュ間隔時間×ｎ）に到達すると、前記コンパレータ
回路２０２からの出力信号２０２ａが「Ｈ」レベル状態
から、「Ｌ」状態に遷移し、メモリ電源スイッチ２０４
を切断し、メモリ１０６への電源供給を停止すると、同
時に、コンパレータ回路２０２から出力された出力信号
２０２ａが「Ｌ」状態かどうかがＣＰＵ１０１により判
断され、以後のメモリ１０６へのリフレッシュ動作を停
止する。
【００２７】これらの動作により所定時間、ＤＲＡＭ等
で構成される拡張可能なメモリ１０６へのアクセスがリ
フレッシュ動作のみだった場合、メモリ１０６への電源
供給を停止して、省電力駆動状態に入る。
で構成される拡張可能なメモリ１０６へのアクセスがリ
フレッシュ動作のみだった場合、メモリ１０６への電源
供給を停止して、省電力駆動状態に入る。
【００２８】〔第２実施形態〕上記実施形態では、メモ
リ１０６に対するリフレッシュサイクルをカウントして
メモリ１０６への電力供給とリフレッシュ動作を停止す
る場合について説明したが、メモリアクセスが所定時間
リフレッシュのみだった場合、メモリ１０６へのリフレ
ッシュ動作自体を停止するように制御してもよい。以
下、その実施形態について説明する。
リ１０６に対するリフレッシュサイクルをカウントして
メモリ１０６への電力供給とリフレッシュ動作を停止す
る場合について説明したが、メモリアクセスが所定時間
リフレッシュのみだった場合、メモリ１０６へのリフレ
ッシュ動作自体を停止するように制御してもよい。以
下、その実施形態について説明する。
【００２９】図３は、本発明の第２実施形態を示すメモ
リコントローラの構成を説明する概略ブロック図であ
り、図１と同一のものには同一の符号を付してある。
リコントローラの構成を説明する概略ブロック図であ
り、図１と同一のものには同一の符号を付してある。
【００３０】図において、３０１はカウンタ回路で、同
一の動作モード中にリフレッシュ動作を１回行う度（リ
フレッシュ動作パルスＲＰ１パルス毎に）に１ずつイン
クリメントし、他の動作モードを実行したならばカウン
タ値を「０」にクリアする。
一の動作モード中にリフレッシュ動作を１回行う度（リ
フレッシュ動作パルスＲＰ１パルス毎に）に１ずつイン
クリメントし、他の動作モードを実行したならばカウン
タ値を「０」にクリアする。
【００３１】３０２はコンパレータ回路で、所定のリフ
レッシュ動作回数ｎ（回数データ２０３）と前記カウン
タ回路３０１のカウント値とが同一の値になったなら
ば、出力信号２０２ａを「Ｌ」状態に遷移させる。これ
により、フリップフロップ３０４からリフレッシュモー
ドセレクタ３０５にパルスが出力され、リフレッシュモ
ードセレクタ３０５が「Ｌ」レベル状態となり、リフレ
ッシュ動作パルスＲＰがカウンタ回路３０１に出力され
なくなり、メモリ１０６のリフレッシュ動作が停止す
る。
レッシュ動作回数ｎ（回数データ２０３）と前記カウン
タ回路３０１のカウント値とが同一の値になったなら
ば、出力信号２０２ａを「Ｌ」状態に遷移させる。これ
により、フリップフロップ３０４からリフレッシュモー
ドセレクタ３０５にパルスが出力され、リフレッシュモ
ードセレクタ３０５が「Ｌ」レベル状態となり、リフレ
ッシュ動作パルスＲＰがカウンタ回路３０１に出力され
なくなり、メモリ１０６のリフレッシュ動作が停止す
る。
【００３２】３０６はゲート回路で、第１〜第ｎの動作
パルスとの入力として、カウンタ回路３０１のクリア端
子に出力信号を出力する。なお、ゲート回路３０６の出
力はフリップフロップ３０４のクリア端子にも出力され
る。
パルスとの入力として、カウンタ回路３０１のクリア端
子に出力信号を出力する。なお、ゲート回路３０６の出
力はフリップフロップ３０４のクリア端子にも出力され
る。
【００３３】上記のように構成されたメモリコントロー
ラにおいて、通常一定間隔で動作されるリフレッシュ動
作によりカウンタ３０１回路はインクリメントするので
あるが、その間の他に動作（ＣＰＵアクセス，入力バ
ス，出力バス，ＳＣＳＩアクセス）がメモリへアクセス
すると、カウンタ回路３０１のカウント値は「０」にク
リアされる。
ラにおいて、通常一定間隔で動作されるリフレッシュ動
作によりカウンタ３０１回路はインクリメントするので
あるが、その間の他に動作（ＣＰＵアクセス，入力バ
ス，出力バス，ＳＣＳＩアクセス）がメモリへアクセス
すると、カウンタ回路３０１のカウント値は「０」にク
リアされる。
【００３４】しかしながら、一定期間、メモリ１０６へ
のアクセスがリフレッシュ動作のみだった場合には、カ
ウンタ値は予め設定されているメモリ１０６がスタンバ
イ状態であると判断されると、すなわちリフレッシュ間
隔時間×ｎに到達すると、前記コンパレータ回路３０２
の出力信号３０２ａが「Ｌ」状態に遷移し、リフレッシ
ュモード選択セレクタ３０８を非リフレッシュ動作に切
り替え、カウント値をｎに固定する。これと同時にコン
パレータ回路３０２から出力された、出力信号３０２ａ
が「Ｌ」状態に遷移したことをＣＰＵ１０１が認識し、
以後のメモリ１０６へのリフレッシュ動作を停止する。
のアクセスがリフレッシュ動作のみだった場合には、カ
ウンタ値は予め設定されているメモリ１０６がスタンバ
イ状態であると判断されると、すなわちリフレッシュ間
隔時間×ｎに到達すると、前記コンパレータ回路３０２
の出力信号３０２ａが「Ｌ」状態に遷移し、リフレッシ
ュモード選択セレクタ３０８を非リフレッシュ動作に切
り替え、カウント値をｎに固定する。これと同時にコン
パレータ回路３０２から出力された、出力信号３０２ａ
が「Ｌ」状態に遷移したことをＣＰＵ１０１が認識し、
以後のメモリ１０６へのリフレッシュ動作を停止する。
【００３５】その後、他の動作が実行（第１〜第ｎの動
作パルスが入力されると）されたならば、フリップフロ
ップ３０４がクリアされ、リフレッシュモード選択セレ
クタ３０５をリフレッシュ動作モードに戻し、カウンタ
回路の３０１の動作が再開する。
作パルスが入力されると）されたならば、フリップフロ
ップ３０４がクリアされ、リフレッシュモード選択セレ
クタ３０５をリフレッシュ動作モードに戻し、カウンタ
回路の３０１の動作が再開する。
【００３６】以下、各実施形態の特徴的構成について図
２，図３等を参照して説明する。
２，図３等を参照して説明する。
【００３７】上記のように構成された一定期間の間に所
定の第１の動作を所定回数行う半導体メモリに対するア
クセスを制御するメモリコントローラ１０５であって、
前記第１の動作が設定時間継続されたことを検出する第
１の検出手段（コンパレータ回路２０２が所定回数デー
タ２０３とカウンタ回路２０１のカウント値とを比較し
て同数となったことを検出する）と、前記第１の検出手
段が前記第１の動作が設定時間継続されたことを検出し
た場合に、前記半導体メモリに対して電力消費を節減す
る第２の動作を実行させる制御手段（メモリ電源スイッ
チ２０４により目盛り１０６への電力供給を停止する）
とを有するので、メモリ１０６に対して第１の動作が所
定時間継続したら、何等切り替え要求がなされていなく
ても、自動的に第２の動作を実行させて前記半導体メモ
リに対して電力消費を節減することができる。
定の第１の動作を所定回数行う半導体メモリに対するア
クセスを制御するメモリコントローラ１０５であって、
前記第１の動作が設定時間継続されたことを検出する第
１の検出手段（コンパレータ回路２０２が所定回数デー
タ２０３とカウンタ回路２０１のカウント値とを比較し
て同数となったことを検出する）と、前記第１の検出手
段が前記第１の動作が設定時間継続されたことを検出し
た場合に、前記半導体メモリに対して電力消費を節減す
る第２の動作を実行させる制御手段（メモリ電源スイッ
チ２０４により目盛り１０６への電力供給を停止する）
とを有するので、メモリ１０６に対して第１の動作が所
定時間継続したら、何等切り替え要求がなされていなく
ても、自動的に第２の動作を実行させて前記半導体メモ
リに対して電力消費を節減することができる。
【００３８】また、前記第２の動作の実行中に、メモリ
１０６に対するアクセス要求を検出する第２の検出手段
（カウンタ回路２０１がクリアされることを検出する）
と、前記制御手段は、前記第２の検出手段によりメモリ
１０６に対するアクセス要求を検出した場合に、メモリ
１０６に対する前記第２の動作を解除して、前記第１の
動作を行う状態に復帰させるので、第２の動作を開始し
て節電状態に入ってもメモリ１０６に対するアクセス要
求があれば、第１の動作を行う状態に自己復帰して、通
常のメモリアクセスが可能となる。
１０６に対するアクセス要求を検出する第２の検出手段
（カウンタ回路２０１がクリアされることを検出する）
と、前記制御手段は、前記第２の検出手段によりメモリ
１０６に対するアクセス要求を検出した場合に、メモリ
１０６に対する前記第２の動作を解除して、前記第１の
動作を行う状態に復帰させるので、第２の動作を開始し
て節電状態に入ってもメモリ１０６に対するアクセス要
求があれば、第１の動作を行う状態に自己復帰して、通
常のメモリアクセスが可能となる。
【００３９】さらに、前記第２の動作は、メモリ１０６
に対する電源供給を停止する動作とするので、メモリ１
０６に対するアクセス要求が発生するまでの間、消費電
力を格段に節減できる。
に対する電源供給を停止する動作とするので、メモリ１
０６に対するアクセス要求が発生するまでの間、消費電
力を格段に節減できる。
【００４０】また、前記第２の動作は、メモリ１０６に
対するリフレッシュを停止（フリップフロップ３０４，
セレクタ３０５による）する動作とするので、メモリ１
０６に対するアクセス要求が発生するまでの間、消費電
力を抑えつつ、ＣＰＵ１０１によるリフレッシュ監視負
担がが軽減される。
対するリフレッシュを停止（フリップフロップ３０４，
セレクタ３０５による）する動作とするので、メモリ１
０６に対するアクセス要求が発生するまでの間、消費電
力を抑えつつ、ＣＰＵ１０１によるリフレッシュ監視負
担がが軽減される。
【００４１】さらに、前記設定時間は、メモリ１０６に
基づいて可変設定可能とするので、半導体メモリが使用
される環境に依存して自在に省電力モードに移行するタ
イミングを可変することができる。
基づいて可変設定可能とするので、半導体メモリが使用
される環境に依存して自在に省電力モードに移行するタ
イミングを可変することができる。
【００４２】また、前記第１の動作は、メモリ１０６に
対するリフレッシュ動作とするので、第２の動作に入る
前の状態において、常にメモリ１０６に対するデータ書
込みやデータ読み出しの正常アクセスを保証することが
できる。
対するリフレッシュ動作とするので、第２の動作に入る
前の状態において、常にメモリ１０６に対するデータ書
込みやデータ読み出しの正常アクセスを保証することが
できる。
【００４３】
【発明の効果】以上説明したように、本発明に係る第１
の発明によれば、一定期間の間に所定の第１の動作を所
定回数行う半導体メモリに対するアクセスを制御するメ
モリコントローラであって、前記第１の動作が設定時間
継続されたことを検出する第１の検出手段と、前記第１
の検出手段が前記第１の動作が設定時間継続されたこと
を検出した場合に、前記半導体メモリに対して電力消費
を節減する第２の動作を実行させる制御手段とを有する
ので、半導体メモリに対して第１の動作が所定時間継続
したら、何等切り替え要求がなされていなくても、自動
的に第２の動作を実行させて前記半導体メモリに対して
電力消費を節減することができる。
の発明によれば、一定期間の間に所定の第１の動作を所
定回数行う半導体メモリに対するアクセスを制御するメ
モリコントローラであって、前記第１の動作が設定時間
継続されたことを検出する第１の検出手段と、前記第１
の検出手段が前記第１の動作が設定時間継続されたこと
を検出した場合に、前記半導体メモリに対して電力消費
を節減する第２の動作を実行させる制御手段とを有する
ので、半導体メモリに対して第１の動作が所定時間継続
したら、何等切り替え要求がなされていなくても、自動
的に第２の動作を実行させて前記半導体メモリに対して
電力消費を節減することができる。
【００４４】第２の発明によれば、前記第２の動作の実
行中に、前記半導体メモリに対するアクセス要求を検出
する第２の検出手段と、前記制御手段は、前記第２の検
出手段により前記半導体メモリに対するアクセス要求を
検出した場合に、前記半導体メモリに対する前記第２の
動作を解除して、前記第１の動作を行う状態に復帰させ
るので、第２の動作を開始して節電状態に入っても前記
半導体メモリに対するアクセス要求があれば、第１の動
作を行う状態に自己復帰して、通常のメモリアクセスが
可能となる。
行中に、前記半導体メモリに対するアクセス要求を検出
する第２の検出手段と、前記制御手段は、前記第２の検
出手段により前記半導体メモリに対するアクセス要求を
検出した場合に、前記半導体メモリに対する前記第２の
動作を解除して、前記第１の動作を行う状態に復帰させ
るので、第２の動作を開始して節電状態に入っても前記
半導体メモリに対するアクセス要求があれば、第１の動
作を行う状態に自己復帰して、通常のメモリアクセスが
可能となる。
【００４５】第３の発明によれば、前記第２の動作は、
前記半導体メモリに対する電源供給を停止する動作とす
るので、半導体メモリに対するアクセス要求が発生する
までの間、消費電力を格段に節減できる。
前記半導体メモリに対する電源供給を停止する動作とす
るので、半導体メモリに対するアクセス要求が発生する
までの間、消費電力を格段に節減できる。
【００４６】第４の発明によれば、前記第２の動作は、
前記半導体メモリに対するリフレッシュを停止する動作
とするので、半導体メモリに対するアクセス要求が発生
するまでの間、消費電力を抑えつつ、ＣＰＵによるリフ
レッシュ監視負担が軽減される。
前記半導体メモリに対するリフレッシュを停止する動作
とするので、半導体メモリに対するアクセス要求が発生
するまでの間、消費電力を抑えつつ、ＣＰＵによるリフ
レッシュ監視負担が軽減される。
【００４７】第５の発明によれば、前記設定時間は、半
導体メモリに基づいて可変設定可能とするので、半導体
メモリが使用される環境に依存して自在に省電力モード
に移行するタイミングを可変することができる。
導体メモリに基づいて可変設定可能とするので、半導体
メモリが使用される環境に依存して自在に省電力モード
に移行するタイミングを可変することができる。
【００４８】第６の発明によれば、前記第１の動作は、
前記半導体メモリに対するリフレッシュ動作とするの
で、第２の動作に入る前の状態において、常に半導体メ
モリに対するデータ書込みやデータ読み出しの正常アク
セスを保証することができる。
前記半導体メモリに対するリフレッシュ動作とするの
で、第２の動作に入る前の状態において、常に半導体メ
モリに対するデータ書込みやデータ読み出しの正常アク
セスを保証することができる。
【００４９】従って、簡単な回路構成で、半導体メモリ
に対するアクセス要求がスタンバイ状態に入っても適時
のタイミングで半導体メモリに対する動作を省電力モー
ドとなる第２の動作に遷移させることができ、かつ、何
らかのメモリアクセス要求と同時に第１の動作に自動復
帰でき、その間半導体メモリにおける消費電力を格段に
節減できる等の効果を奏する。
に対するアクセス要求がスタンバイ状態に入っても適時
のタイミングで半導体メモリに対する動作を省電力モー
ドとなる第２の動作に遷移させることができ、かつ、何
らかのメモリアクセス要求と同時に第１の動作に自動復
帰でき、その間半導体メモリにおける消費電力を格段に
節減できる等の効果を奏する。
【図１】本発明の第１実施形態を示すメモリコントロー
ラを適用可能なデータ処理システムの一例を示す図であ
る。
ラを適用可能なデータ処理システムの一例を示す図であ
る。
【図２】図１に示したメモリコントローラ内のメモリへ
の電源制御部の構成を説明するブロック図である。
の電源制御部の構成を説明するブロック図である。
【図３】本発明の第２実施形態を示すメモリコントロー
ラの構成を説明する概略ブロック図である。
ラの構成を説明する概略ブロック図である。
１０１ ＣＰＵ １０２ ＲＯＭ １０３ ＲＡＭ １０５ メモリコントローラ １０６ メモリ ２０１ カウンタ回路 ２０２ コンパレータ回路 ２０３ メモリ電源スイッチ
Claims (6)
- 【請求項１】 一定期間の間に所定の第１の動作を所定
回数行う半導体メモリに対するアクセスを制御するメモ
リコントローラであって、 前記第１の動作が設定時間継続されたことを検出する第
１の検出手段と、 前記第１の検出手段が前記第１の動作が設定時間継続さ
れたことを検出した場合に、前記半導体メモリに対して
電力消費を節減する第２の動作を実行させる制御手段
と、を有することを特徴とするメモリコントローラ。 - 【請求項２】 前記第２の動作の実行中に、前記半導体
メモリに対するアクセス要求を検出する第２の検出手段
と、 前記制御手段は、前記第２の検出手段により前記半導体
メモリに対するアクセス要求を検出した場合に、前記半
導体メモリに対する前記第２の動作を解除して、前記第
１の動作を行う状態に復帰させることを特徴とする請求
項１記載のメモリコントローラ。 - 【請求項３】 前記第２の動作は、前記半導体メモリに
対する電源供給を停止する動作とすることを特徴とする
請求項１または２記載のメモリコントローラ。 - 【請求項４】 前記第２の動作は、前記半導体メモリに
対するリフレッシュを停止する動作とすることを特徴と
する請求項１または２記載のメモリコントローラ。 - 【請求項５】 前記設定時間は、前記半導体メモリに基
づいて可変設定可能とすることを特徴とする請求項１記
載のメモリコントローラ。 - 【請求項６】 前記第１の動作は、前記半導体メモリに
対するリフレッシュ動作とすることを特徴とする請求項
１または２記載のメモリコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358714A JPH11191289A (ja) | 1997-12-26 | 1997-12-26 | メモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358714A JPH11191289A (ja) | 1997-12-26 | 1997-12-26 | メモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11191289A true JPH11191289A (ja) | 1999-07-13 |
Family
ID=18460740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358714A Pending JPH11191289A (ja) | 1997-12-26 | 1997-12-26 | メモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11191289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210105810A (ko) * | 2020-02-18 | 2021-08-27 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
| KR20210105809A (ko) * | 2020-02-18 | 2021-08-27 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
-
1997
- 1997-12-26 JP JP9358714A patent/JPH11191289A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210105810A (ko) * | 2020-02-18 | 2021-08-27 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
| KR20210105809A (ko) * | 2020-02-18 | 2021-08-27 | 윈본드 일렉트로닉스 코포레이션 | 반도체 장치 |
| CN113345483A (zh) * | 2020-02-18 | 2021-09-03 | 华邦电子股份有限公司 | 半导体装置 |
| JP2021131915A (ja) * | 2020-02-18 | 2021-09-09 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| JP2021131916A (ja) * | 2020-02-18 | 2021-09-09 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| US11417403B2 (en) | 2020-02-18 | 2022-08-16 | Winbond Electronics Corp. | Semiconductor device |
| US11496118B2 (en) | 2020-02-18 | 2022-11-08 | Winbond Electronics Corp. | Semiconductor device |
| CN113345483B (zh) * | 2020-02-18 | 2024-03-26 | 华邦电子股份有限公司 | 半导体装置 |
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