JP2021131915A - 半導体装置 - Google Patents

Abstract

【課題】 スタンバイモードからディープパワーダウンモードに自動で移行可能な半導体装置を提供する。
【解決手段】 本発明の半導体装置１００は、入出力回路１１０からの入力信号に応答して動作可能な内部回路１２０、１３０、１４０と、これら内部回路の動作を制御可能なコントローラ１５０とを含む。ＤＰＤ対応内部回路１４０は、半導体装置１００がスタンバイモードに突入した時点からの時間を計測する計測部１６２と、計測部１６２による計測時間が一定時間に到達したことを検出する移行時間検出部１６４と、移行時間が検出されたとき、スタンバイモードの消費電力をさらに低減させるためのパワーダウンイネーブル信号ＤＰＤＥＮを生成するＳＰＳ信号生成部１６６とを含む。
【選択図】 図３

Description

本発明は、フラッシュメモリ等の半導体装置に関し、特にスタンバイモードまたはディープパワーダウンモードの動作に関する。

ＮＡＮＤ型フラッシュメモリは、ページ単位で読出しやプログラムを行い、またブロック単位で消去を行うことが可能である。例えば、特許文献１に示すフラッシュメモリは、スタンバイモードとノーマル動作モードで異なる電源電圧をページバッファ／センス回路に供給することでスタンバイモードの消費電力を減少させる技術を開示している。

特開２００６−２５２７４８号公報

フラッシュメモリでは、ユーザーからのコマンドに応答して読出し、プログラム、消去等を行うアクティブモードと、ユーザーからのコマンドを受け付け可能なスタンバイモードとがある。スタンバイモードでは、消費電力が一定以下となるように内部回路の動作が制限されるが、ユーザーからコマンドが入力された場合には、それに即座に応答しなければならない。このため、スタンバイモードと言えども、ロジック回路やレジスタ等の揮発性回路にはオフリーク電流が発生し、オフリーク電流はデバイスサイズのシュリンクに伴い増加し、また内部電源電圧を使用する場合は内部電源電圧検出回路を動作させなければならず、ある程度の電力が消費されてしまう。つまり、スタンバイモードでの消費電流を削減することが難しくなっている。

スタンバイモードでの消費電力をさらに削減するため、フラッシュメモリによってはディープパワーダウンモード（以下、ＤＰＤモードという）が搭載されているものがある。ＤＰＤモードでは、スタンバイモードのための一部の内部回路への内部供給電源をカットオフし、オフリーク電流を削減する。ＤＰＤモードは、例えば、ＤＰＤ開始コマンドにより当該モードに突入し、ＤＰＤ解除コマンドにより当該モードから復帰する。ＤＰＤモードは、カットオフした回路を正常に動作させるために一定の時間を要するが、その代わりに、消費電力を大幅に低減できるメリットがある。

図１に、ＳＰＩ機能を搭載したＮＡＮＤ型フラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す。スタンバイモード時、チップセレクト信号／ＣＳをローレベルにすることでフラッシュメモリが選択され、その間にクロック信号に同期してＤＰＤＤＰＤコマンド（８９ｈ）がデータ入力端子ＤＩから入力される。フラッシュメモリは、ＤＰＤコマンドの入力から一定期間ｔＤＰが経過した時刻Ｔ_ＤＰＤで、ＤＰＤモードに移行し、特定の内部回路への内部供給電圧を遮断する。時刻Ｔ_ＤＰＤの前の期間では、スタンバイモードの電流が消費され、時刻Ｔ_ＤＰＤの後の期間では、ＤＰＤモードの電流が消費される。

図２は、従来のフラッシュメモリのＤＰＤモードに対応したスタンバイ用の内部電圧生成回路の一例を示す。内部電圧生成回路１０は、外部電源電圧ＶＣＣ（例えば、３．３Ｖ）とＧＮＤ電位との間に直列に接続されたＰＭＯＳトランジスタＰ１、Ｐ２、抵抗ラダーＬＡＤと、抵抗ラダーＬＡＤの抵抗分割された電圧Ｖａと基準電圧ＶＲＥＦとを比較する比較器ＣＭＰとを含み、トランジスタＰ１のゲートには、ＤＰＤイネーブル信号ＤＰＤＥＮが印加され、トランジスタＰ２のゲートには比較器ＣＭＰの比較結果が印加され、トランジスタＰ２と抵抗ラダーとの間に電圧供給ノードＩＮＴＶＤＤが接続される。

スタンバイモードのとき、ＤＰＤイネーブル信号ＤＰＤＥＮがＬレベルであり、トランジスタＰ１、Ｐ２が導通する。抵抗ラダーＬＡＤで消費される電流を低減するため、抵抗ラダーＬＡＤが高抵抗に設定される。また、電圧供給ノードＩＮＴＶＤＤがターゲット電圧を出力するときに、Ｖａ＝ＶＲＥＦとなるように、電圧Ｖａのタップ位置が選択される。なお、非スタンバイモード時に動作する通常の内部電圧生成回路は、図２の抵抗ラダーＬＡＤよりも低抵抗であり、電圧供給ノードＩＮＴＶＤＤには、例えば、２．４Ｖの電圧が生成される。

ユーザーが、図１に示すようなシーケンスに従いＤＰＤコマンドを入力すると、フラッシュメモリのコントローラは、コマンドの入力からｔＤＰ時間以内に、ＤＰＤイネーブル信号ＤＰＤＥＮをＬレベルからＨレベルに変化させ、トランジスタＰ１をオフし、外部電源電圧ＶＣＣを遮断する。これにより、電圧供給ノードＩＮＴＶＤＤに接続された回路には電力が供給されず、スタンバイモードよりもさらなる消費電力が節約される。

このように従来のフラッシュメモリでは、スタンバイモードからＤＰＤモードに移行させるためには、ユーザーはＤＰＤコマンドを入力しなければならず、ＤＰＤコマンドをサポートしていないフラッシュメモリではＤＰＤモードへの移行を行うことができない、という課題があった。このような課題は、フラッシュメモリに限らず、他の半導体装置においても同様である。

本発明は、このような従来の課題を解決するものであり、スタンバイモードからパワーダウンモードに自動で移行可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、外部からの入力信号に応答して動作可能な半導体集積回路と、半導体装置がスタンバイモードに突入した時点からの時間を計測する計測手段と、前記計測手段による計測時間が一定時間に到達したことを検出する検出手段と、前記検出手段により一定時間が検出されたとき、前記スタンバイモードの消費電力をさらに低減させるためのパワーダウンイネーブル信号を生成する生成手段とを有する。

ある実施態様では、前記パワーダウンイネーブル信号は、前記半導体集積回路内の特定の回路に供給され、当該特定の回路への電力供給は、前記パワーダウンイネーブル信号に応答して遮断される。ある実施態様では、前記半導体集積回路は、第１の供給電圧に基づき第２の供給電圧を生成する複数の電圧生成回路を含み、前記複数の電圧生成回路は、スタンバイモードで動作可能であり、前記複数の電圧生成回路の中の１つの電圧生成回路は、前記計測手段、前記検出手段および前記生成手段を含む。ある実施態様では、前記半導体集積回路は、非スタンバイモード時に動作する第１の電圧生成回路と、スタンバイモード時に動作する第２の電圧生成回路とを含み、前記第２の電圧生成回路は、前記計測手段、前記検出手段および前記生成手段を含む。ある実施態様では、前記電圧生成回路は、第１の供給電圧を供給する第１のノードと、第２の供給電圧を負荷に供給する第２のノードと、前記第１のノードと前記第２のノードとの間に接続され、制御信号に応答して前記第１のノードと前記第２のノードの接続または非接続を行う接続回路と、前記第２のノードと基準電位との間に接続された抵抗ラダーと、前記第１のノードと前記第２のノードとが非接続のとき、前記第２のノードと前記基準電位との間に生成されるＲＣ時定数に基づきパルス信号を生成するパルス生成回路と、前記パルス信号に基づき前記制御信号を生成するロジック回路と、前記パルス信号に基づき生成されたクロックを計数するカウンタと、前記カウンタのカウント値に基づき前記パワーダウンイネーブル信号を生成する回路とを含む。ある実施態様では、前記第２の電圧生成回路の抵抗ラダーは、前記第１の電圧生成回路の抵抗ラダーよりも抵抗が高い。ある実施態様では、前記パルス生成回路は、前記抵抗ラダーで生成される第１の電圧と基準電圧とを比較する第１の比較器と、前記抵抗ラダーで生成される前記第１の電圧よりも小さい第２の電圧と基準電圧とを比較する第２の比較器とを含み、第１および第２の比較器の比較結果に基づき前記パルス信号を生成する。ある実施態様では、前記接続回路は、前記制御信号がゲートに印加されるＰＭＯＳトランジスタを含み、前記ロジック回路は、前記ＲＣ時定数で規定される時間が経過したとき、前記制御信号をＬレベルに遷移させる。ある実施態様では、前記半導体集積回路は、フラッシュメモリに関する回路を含む。ある実施態様では、前記半導体集積回路は、ビジー信号またはレディ信号に応答してスタンバイモードに移行する。

本発明によれば、パワーダウンモードへ移行するためのコマンド等の入力を行うことなくスタンバイモードからパワーダウンモードに自動的に移行させることができる。このため、パワーダウンモードへ移行するためのコマンド等をサポートしない半導体装置であっても、パワーダウンモードへの移行が可能になる。

従来のフラッシュメモリのＤＰＤモードへ移行するときの動作波形の一例を示す図である。 従来のフラッシュメモリのＤＰＤモードに対応したスタンバイモード用の内部電圧生成回路の一例を示す図である。 図３（Ａ）は、本発明の実施例に係る半導体装置の概略構成を示す図、図３（Ｂ）は、ＤＰＤ対応内部回路のＤＰＤ判定部の機能的な構成を示す図である。 本発明の実施例に係るＤＰＤモードに対応したスタンバイモード用の内部電圧生成回路の構成を示す図である。 図４に示す内部電圧生成回路の各部の動作波形を示す図である。 本発明の実施例に係る内部電圧生成回路の他の構成例を示す図である。 本発明の実施例を適用したＮＡＮＤ型フラッシュメモリの構成を示す図である。

本発明の半導体装置は、特に限定をされないが、例えば、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ロジック、ＡＳＩＣ、ＤＳＰ等において実施される。

次に、本発明の実施例について図面を参照して詳細に説明する。図３は、本実施例に係る半導体装置１００の構成例を示す図である。半導体装置１００は、入出力回路１１０、内部回路１２０、１３０、１４０、コントローラ１５０を含んで構成される。これらの回路は、半導体基板上に集積される集積回路である。コントローラ１５０は、入出力回路１１０を介して外部からコマンド、制御信号、データ、アドレス等の入力信号を受け取り、受け取ったコマンドまたは制御信号等の入力信号に基づき内部回路１２０、１３０、１４０の動作を制御することが可能である。また、内部回路１２０、１３０、１４０で処理されたデータは、入出力回路１１０を介して外部に出力することが可能である。内部回路１２０、１３０、１４０が行う処理の内容は任意であり、特に限定されない。コントローラ１５０は、ハードウエアおよび／またはソフトウエアを用いて構成され、例えば、マイクロコントローラ、プログラマブルロジック、ステートマシンなどであることができる。

半導体装置１００には、外部電源電圧ＶＣＣ（例えば、３．３Ｖ）が供給され、内部の集積回路は、外部電源電圧ＶＣＣまたは外部電源電圧ＶＣＣから生成された内部供給電圧ＶＤＤが供給される。ある態様では、半導体装置１００は、複数の電力消費モードを含むことができる。アクティブモードは、内部回路が消費電力の制約なしにフルスペックでの動作を可能にする。スタンバイモードは、決められた要求に従い内部回路の消費電力を低減しつつコマンド等の入力信号への応答を可能にする。スタンバイモードは、例えば、内部回路が決められた動作を終了したとき、あるいは外部からのコマンドまたは制御信号に応答して決定され、こうしたスタンバイモードは、半導体装置１００において予め定義される。スタンバイモードでは、例えば、昇圧回路（チャージポンプ回路）を停止したり、クロック発振器を停止したり、内部供給電圧ＶＤＤの生成を間欠的に行ったり、あるいはＣＭＯＳインバータをトライステート状態にする。ＤＰＤモードは、スタンバイモードの消費電力をさらに低減するため特定の内部回路の電力供給を遮断することを可能にする。

従来の半導体装置では、スタンバイモードからＤＰＤモードへ移行するには、外部からのコマンドの入力を必要とする。これに対し、本実施例の半導体装置１００は、スタンバイモードからＤＰＤモードに移行させるためのコマンドまたは制御信号の入力を必要とせずに自動的にＤＰＤモードへ突入にすることを可能にする。ＤＰＤモードの解除は、例えば、外部からの任意のコマンドまたは制御信号の入力により実施される。

半導体装置１００は、図３（Ａ）に示すように、ＤＰＤ対応内部回路１４０を含む。このＤＰＤ対応内部回路１４０は、少なくともスタンバイモードのとき動作する。ある態様では、ＤＰＤ対応内部回路１４０は、スタンバイモードに突入したとき、コントローラ１５０からのイネーブル信号に応答して動作をするようにしてもよい。また、別の態様では、ＤＰＤ対応内部回路１４０は、アクティブモードおよびスタンバイモードを通じて動作を継続するようにしてもよい。

本実施例のＤＰＤ対応内部回路１４０は、スタンバイモードからＤＰＤモードへ移行するか否かを判定する機能を備え、ＤＰＤモードへ移行すると判定した場合、電力供給を遮断させるためのＤＰＤイネーブル信号ＤＰＤＥＮを生成する。図３の例では、ＤＰＤ対応内部回路１４０で生成されたＤＰＤイネーブル信号ＤＰＤＥＮは、他の内部回路１３０に供給され、内部回路１３０は、ＤＰＤイネーブル信号ＤＰＤＥＮに応答して自身に供給される電力（外部電源電圧ＶＣＣまたは内部電圧ＶＤＤのいずれであってもよい）を遮断する。これにより、ＤＰＤモードでは、スタンバイモードよりもさらに半導体装置による消費電力が低減される。なお、ここでは、ＤＰＤイネーブル信号ＤＰＤＥＮが１つの内部回路１３０に供給される例を示しているが、ＤＰＤイネーブル信号ＤＰＤＥＮは、複数の内部回路に供給されるようにしてもよい。

図３（Ｂ）は、ＤＰＤ対応内部回路１４０に含まれるＤＰＤ判定部の機能的な構成を示す図である。ＤＰＤ判定部１６０は、スタンバイモードからＤＰＤモードへ移行するか否かを判定するために、計測部１６２、移行時間検出部１６４およびＤＰＤ信号生成部１６６を含む。ＤＰＤ判定部１６０は、ハードウエアおよび／またはソフトウエアを用いて実施される。

計測部１６２は、スタンバイモードに突入した時点からの時間を計測する。スタンバイモードに突入した時点は、ＤＰＤ対応内部回路１４０がスタンバイモードのときに起動されるものであるならば、ＤＰＤ対応内部回路１４０が動作を開始する時刻であることができ、あるいは、ＤＰＤ対応内部回路１４０がコントローラ１５０からスタンバイモードを通知されるならば、そのスタンバイモードを表す信号により特定される時刻であることができる。計測部１６２は、特にその構成を限定されないが、例えば、クロック信号をカウントするカウンタを含むことができる。

移行時間検出部１６４は、計測部１６２で計測された時間を監視し、ＤＰＤモードへ移行する時間を検出する。具体的には、計測時間が予め決められた時間に一致したとき、ＤＰＤモードへ移行すると判定する。言い換えれば、スタンバイモードが予め決められた時間経過したとき、ＤＰＤモードへ移行すると判定する。

ＤＰＤ信号生成部１６６は、移行時間検出部１６４によりＤＰＤモードへの移行時間が検出されると、電力供給を遮断するためのＤＰＤイネーブル信号ＤＰＤＥＮを生成する。図３（Ａ）の例では、ＤＰＤイネーブル信号ＤＰＤＥＮは、内部回路１３０に提供される。

次に、ＤＰＤ対応内部回路１４０の具体的な回路について説明する。図４は、ＤＰＤ対応の内部電圧生成回路の構成を示す図である。ＤＰＤ対応の内部電圧生成回路２００は、外部電源電圧ＶＣＣ（例えば、３．３Ｖ）から内部電圧ＶＤＤ（例えば、２．４Ｖ）を生成する回路であり、同図に示すように、２つの比較器ＣＭＰ１、ＣＭＰ２、ロジック２１０、ＰＭＯＳトランジスタＱ、抵抗ラダーＬＡＤ、カウンタ２２０、およびロジック２３０を含んで構成される。

外部電源電圧ＶＣＣとＧＮＤとの間の電流経路には、ＰＭＯＳトランジスタＱと、複数の直列抵抗を含む抵抗ラダーＬＡＤとが直列に接続される。トランジスタＱのゲートには、ロジック２１０から出力される切替え制御信号ＶＤＤＥＮが印加され、切替え制御信号ＶＤＤＥＮがＬレベルのとき、トランジスタＱが導通し、外部電源電圧ＶＣＣから電力が供給される。トランジスタＱと抵抗ラダーＬＡＤとの間には、電圧供給ノードＩＮＴＶＤＤが接続され、電圧供給ノードＩＮＴＶＤＤから内部電圧ＶＤＤが供給される。電圧供給ノードＩＮＴＶＤＤには、１つまたは複数の負荷回路が接続される

抵抗ラダーＬＡＤは、電圧供給ノードＩＮＴＶＤＤとＧＮＤとの間に接続される。もし、内部電圧生成回路２００がスタンバイモード時にのみ動作するものである場合には、スタンバイモード時の消費電力を抑制するために抵抗ラダーＬＡＤは高抵抗の抵抗から構成される。また、抵抗ラダーＬＡＤの抵抗分割された第１の選択されたタップ位置で第１の電圧ＤＩＶＡが生成され、第２の選択されたタップ位置で第２の電圧ＤＩＶＢが生成される。第１の電圧ＤＩＶＡは、第２の電圧ＤＩＶＢよりも大きい（ＤＩＶＡ＞ＤＩＶＢ）。

比較器ＣＭＰ１は、非反転入力端子（−）に基準電圧ＶＲＥＦを入力し、反転入力端子（＋）に第１の電圧ＤＩＶＡを入力し、比較結果を表すＨまたはＬレベルの出力をロジック２１０に提供する。もう１つの比較器ＣＭＰ２は、非反転入力端子（−）に基準電圧ＶＲＥＦを入力し、反転入力端子（＋）に第２の電圧ＤＩＶＢを入力し、比較結果を表すＨまたはＬレベルの出力をロジック２１０に提供する。

ロジック２１０は、比較器ＣＭＰ１およびＣＭＰ２の比較結果に基づき切替え制御信号ＶＤＤＥＮを生成する。ある態様では、ロジック２１０は、スタンバイモードに突入する時点で、切替え制御信号ＶＤＤＥＮをＨレベルに遷移し、トランジスタＱを非導通にする。外部電源電圧ＶＣＣの供給が停止されたことで、電圧供給ノードＩＮＴＶＤＤの電圧が抵抗ラダーＬＡＤを介してＧＮＤに放電される。このときの電圧供給ノードＩＮＴＶＤＤの電圧は、抵抗ラダーＬＡＤの抵抗と、電圧供給ノードＩＮＴＶＤＤに接続された負荷の容量とのＲＣ時定数に従い変化する。第１の電圧ＤＩＶＡ＞第２の電圧ＤＩＶＢの関係があるので、比較器ＣＭＰ１の比較結果がＨレベルからＬレベルに遷移した後、比較器ＣＭＰ２の比較結果がＨレベルからＬレベルに遷移する。

ロジック２１０は、比較器ＣＭＰ１、ＣＭＰ２の比較結果がともにＬレベルになると、切替え制御信号ＶＤＤＥＮをＨレベルからＬレベルに遷移し、トランジスタＱを導通させる。これにより、外部電源電圧ＶＣＣから電力が供給され、第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢが上昇し、比較器ＣＭＰ１、ＣＭＰ２の比較結果がともにＨレベルになり、ロジック２１０は、これに応答して切替え制御信号ＶＤＤＥＮをＬレベルからＨレベルに遷移し、トランジスタＱを非導通にする。

第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢが基準電圧ＶＲＥＦよりも小さくなるまでの時間、すなわち比較器ＣＭＰ１、ＣＭＰ２の比較結果がともにＬレベルになるまでの時間は、ＲＣ時定数により決定される。もし、内部電圧生成回路２００がスタンバイモード時にのみ動作するのであれば、抵抗ラダーＬＡＤを高抵抗にすることでＲＣ時定数を大きくし、トランジスタＱを導通させるまでの時間を長くさせ、かつ外部電源電圧ＶＣＣが供給されたときの消費電力を低減させることができる。

ロジック２１０はさらに、比較器ＣＭＰ１、ＣＭＰ２の比較結果に基づきクロック信号ＤＰＤＣＬＫを生成し、これをカウンタ２２０へ提供する。具体的には、第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢがともに基準電圧ＶＲＥＦよりも小さくなったことが検出されると、これに応答して一定のパルス幅をもつクロック信号ＤＰＤＣＬＫが生成される。例えば、クロック信号ＤＰＤＣＬＫは、切替え制御信号ＶＤＤＥＮと同期するクロック信号であることができる。

カウンタ２２０は、クロック信号ＤＰＤＣＬＫのクロックをカウントし、そのカウント結果をロジック２３０へ提供する。カウンタ２２０は、ＤＰＤモードが解除されたとき、リセット信号によりリセットされる。ロジック２３０は、カウンタ２２０のカウント値を受け取り、カウント値が予め決められた回数に到達したか否かを検出し、到達した場合には、電力供給を遮断するためのＤＰＤイネーブル信号ＤＰＤＥＮを生成する。また、ロジック２３０は、ＤＰＤモードが解除されたとき、リセット信号に応答してＤＰＤイネーブル信号をディスエーブルにする。

次に、内部電圧生成回路２００の動作波形を図５に示し、この回路の動作を説明する。時刻ｔ１で半導体装置１００がアクティブモードからスタンバイモードに移行したと仮定する。内部電圧生成回路２００がアクティブモードで動作している場合には、外部電源電圧ＶＣＣから電力が供給され、第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢは基準電圧ＶＲＥＦよりも大きく、比較器ＣＭＰ１、ＣＭＰ２の比較結果はＨレベルの状態にある。この場合、ロジック２１０は、スタンバイモードを表すＳＴＢＹに応答して動作を開始するようにしてもよい。すなわち、ロジック２１０は、比較器ＣＭＰ１、ＣＭＰ２の比較結果とは無関係に切替え制御信号ＶＤＤＥＮをＨレベルに遷移させ、トランジスタＱを非導通にする。これにより、外部電源電圧ＶＣＣの電力供給が遮断され、電圧供給ノードＩＮＴＶＤＤの電圧が徐々に小さくなる。

時刻ｔ２で、第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢが基準電圧ＶＲＥＦよりも小さくなると、ロジック２１０は、切替え制御信号ＶＤＤＥＮをＬレベルに遷移させ、トランジスタＱを導通する。これにより、外部電源電圧ＶＣＣから電力が供給され、電圧供給ノードＩＮＴＶＤＤの電圧が上昇する。時刻ｔ３で、第１の電圧ＤＩＶＡおよび第２の電圧ＤＩＶＢが基準電圧ＶＲＥＦよりも大きくなると、ロジック２１０は、切替え制御信号ＶＤＤＥＮをＨレベルに遷移し、トランジスタＱを非導通にする。ロジック２１０は、切替え制御信号ＶＤＤＥＮを反転したクロック信号ＤＰＤＣＬＫを生成し、このクロックがタイマ２２０によってカウントされる。

以後、同様の動作が繰り返され、タイマ２２０によるクロック信号ＤＰＤＣＬＫのクロックのカウント数が予め決められた数に一致したことがロジック２３０によって検出されると、電力供給を遮断するためのＤＰＤイネーブル信号ＤＰＤＥＮが生成され、この信号が特定の内部回路に供給される。当該特定の内部回路は、ＤＰＤイネーブル信号ＤＰＤＥＮに応答して外部電源電圧ＶＣＣまたは内部電圧ＶＤＤの電力供給を遮断する。

このように本実施例によれば、ＤＰＤモードに移行させるためのコマンドを外部から入力することなくスタンバイモードからＤＰＤモードへ自動的に移行させることができる。それ故、ＤＰＤモードに移行させるためのコマンドをサポートしていない半導体装置であってもＤＰＤモードを利用することが可能になり、また、ユーザー利便性が向上する。

上記実施例では、クロック信号ＤＰＤＣＬＫのパルス幅は、ＲＣ時定数により決定される。通常、抵抗ラダーＬＡＤの抵抗は、スタンバイモードの消費電流の要求により規定され、電圧供給ノードＩＮＴＶＤＤの負荷容量は、負荷の大きさや安定性から規定される。それ故、クロック信号ＤＰＤＣＬＫのパルス幅を制御するためのフレキシビリティがない。

そこで、本実施例の変形例は、図６に示すように、２つの分離した第１および第２の内部電圧生成回路２００＿１、２００＿２を備え、第１の内部電圧生成回路２００＿１は、電圧供給ノードＩＮＴＶＤＤ＿１を介して第１の内部回路１８０＿１に内部電圧ＶＤＤ１を供給し、第２の内部電圧生成回路２００＿２は、電圧供給ノードＩＮＴＶＤＤ＿２を介して第２の内部回路１８０＿２に内部電圧ＶＤＤ２を供給する。

第１および第２の内部電圧生成回路２００＿１、２００＿２は、図４に示す内部電圧生成回路２００と同様の構成を有するが、第１の内部電圧生成回路２００＿１は、ＤＰＤ判定機能を備えているが、第２の内部電圧生成回路２００＿２は、ＤＰＤ判定機能を備えていない。第１および第２の内部電圧生成回路２００＿１、２００＿２は、ともにスタンバイモードで動作するが、第１の内部電圧生成回路２００＿１は、クロック信号ＤＰＤＣＬＫの要求されるパルス幅に適合するようにＲＣ時定数を調整して構成され、かつそのようなＲＣ時定数で生成された内部電圧ＶＤＤ１を第１の内部回路１８０＿１に供給する。他方、第２の内部電圧生成回路２００＿２は、クロック信号ＤＰＤＣＬＫを生成しないため、スタンバイモードで要求される消費電流に適合するように抵抗ラダーＬＡＤの抵抗が規定され、かつ電圧供給ノードＩＮＴＶＤＤ＿２の負荷容量に制約は生じない。

このように本変形例によれば、スタンバイモードで動作する複数の内部電圧生成回路の中の１つの内部電圧生成回路のＲＣ時定数をクロック信号ＤＰＤＣＬＫの要求されるパルス幅に適合するように設定したので、ＤＰＤモードへ移行するための時間を容易に設定することができる。また、ＲＣ時定数を大きくすることでパルス幅を長くし、これにより、カウンタ２２０が動作する周期を長くし、ＤＰＤ判定のための動作に必要な電力の低減を図ることができる。

上記実施例では、内部電圧生成回路は、外部電源電圧ＶＣＣから内部電圧ＶＤＤを生成する例を示したが、これは一例であり、このような態様に限定されるものではない。つまり、本実施例の内部電圧生成回路は、第１の内部電圧ＶＤＤ１から第２の内部電圧ＶＤＤ２を生成するものであってもよい。

次に、本実施例のオートＤＰＤモードを搭載するＮＡＮＤ型フラッシュメモリの一例を図７に示す。フラッシュメモリ３００は、複数のメモリセルが行列状に配列されたメモリセルアレイ３１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ３２０と、入出力バッファ３２０からアドレスデータを受け取るアドレスレジスタ３３０と、入出力バッファ３２０からコマンドデータ等を受け取り、各部を制御するコントローラ３４０と、アドレスレジスタ３３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路３５０と、ワード線選択回路３５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路３６０と、アドレスレジスタ３３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路３６０内の列アドレスのデータを選択する列選択回路３７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路３８０とを含んで構成される。

ある実施態様では、フラッシュメモリ３００は、内部の動作状態（プログラム、消去、読出しなど）を知らせるためのビジー信号／レディ信号を外部端子から出力することができる。コントローラ３４０は、ビジー信号／レディ信号の出力に応答してスタンバイモードとなり、上記実施例で説明したように、スタンバイモードに突入した時点からの時間を計測し、計測時間が一定時間に到達したとき、ＤＰＤイネーブル信号ＤＰＤＥＮを生成し、これを内部の周辺回路に供給する。ＤＰＤイネーブル信号ＤＰＤＥＮを受け取った周辺回路は、電力供給が遮断される。

また、他の実施態様では、内部電圧発生回路３８０は、図４または図６に示すような内部電圧発生回路２００を含み、ビジー信号／レディ信号に応答し、スタンバイモードに突入した時点からの時間を計測し、計測時間が一定時間に到達したとき、ＤＰＤイネーブル信号ＤＰＤＥＮを生成し、これを内部の周辺回路に供給する。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：内部電圧生成回路
１００：半導体装置
１１０：入出力回路
１２０、１３０、１４０：内部回路
１５０：コントローラ
１６０：ＤＰＤ判定部
１６２：計測部
１６４：移行時間検出部
１６６：ＤＰＤ信号生成部
２００：内部電圧生成回路
２１０：ロジック
２２０：タイマ
２３０：ロジック
ＣＭＰ、ＣＭＰ１、ＣＭＰ２：比較器
ＬＡＤ：抵抗ラダー

Claims (10)

1. 外部からの入力信号に応答して動作可能な半導体集積回路と、
   半導体装置がスタンバイモードに突入した時点からの時間を計測する計測手段と、
   前記計測手段による計測時間が一定時間に到達したことを検出する検出手段と、
   前記検出手段により一定時間が検出されたとき、前記スタンバイモードの消費電力をさらに低減させるためのパワーダウンイネーブル信号を生成する生成手段と、
   を有する半導体装置。
2. 前記パワーダウンイネーブル信号は、前記半導体集積回路内の特定の回路に供給され、当該特定の回路への電力供給は、前記パワーダウンイネーブル信号に応答して遮断される、請求項１に記載の半導体装置。
3. 前記半導体集積回路は、第１の供給電圧に基づき第２の供給電圧を生成する複数の電圧生成回路を含み、
   前記複数の電圧生成回路は、スタンバイモードで動作可能であり、前記複数の電圧生成回路の中の１つの電圧生成回路は、前記計測手段、前記検出手段および前記生成手段を含む、請求項１または２に記載の半導体装置。
4. 前記半導体集積回路は、非スタンバイモード時に動作する第１の電圧生成回路と、スタンバイモード時に動作する第２の電圧生成回路とを含み、
   前記第２の電圧生成回路は、前記計測手段、前記検出手段および前記生成手段を含む、請求項１または２に記載の半導体装置。
5. 前記電圧生成回路は、
   第１の供給電圧を供給する第１のノードと、
   第２の供給電圧を負荷に供給する第２のノードと、
   前記第１のノードと前記第２のノードとの間に接続され、制御信号に応答して前記第１のノードと前記第２のノードの接続または非接続を行う接続回路と、
   前記第２のノードと基準電位との間に接続された抵抗ラダーと、
   前記第１のノードと前記第２のノードとが非接続のとき、前記第２のノードと前記基準電位との間に生成されるＲＣ時定数に基づきパルス信号を生成するパルス生成回路と、
   前記パルス信号に基づき前記制御信号を生成するロジック回路と、
   前記パルス信号に基づき生成されたクロックを計数するカウンタと、
   前記カウンタのカウント値に基づき前記パワーダウンイネーブル信号を生成する回路と、
   を含む請求項３または４に記載の半導体装置。
6. 前記第２の電圧生成回路の抵抗ラダーは、前記第１の電圧生成回路の抵抗ラダーよりも抵抗が高い、請求項４に記載の半導体装置。
7. 前記パルス生成回路は、前記抵抗ラダーで生成される第１の電圧と基準電圧とを比較する第１の比較器と、前記抵抗ラダーで生成される前記第１の電圧よりも小さい第２の電圧と基準電圧とを比較する第２の比較器とを含み、第１および第２の比較器の比較結果に基づき前記パルス信号を生成する、請求項５または６に記載の半導体装置。
8. 前記接続回路は、前記制御信号がゲートに印加されるＰＭＯＳトランジスタを含み、
   前記ロジック回路は、前記ＲＣ時定数で規定される時間が経過したとき、前記制御信号をＬレベルに遷移させる、請求項５に記載の半導体装置。
9. 前記半導体集積回路は、フラッシュメモリに関する回路を含む、請求項１ないし８いずれか１つに記載の半導体装置。
10. 前記半導体集積回路は、ビジー信号またはレディ信号に応答してスタンバイモードに移行する、請求項９に記載の半導体装置。

Images