JPS6159686A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、その中でもダイナミックメモ
リと呼ばれる半導体記憶装置の電力消費を低減させるも
のに関するものであυ、特にメモリ保持モードにおける
電力消費を低減させるダイナミックメモリに関する。

本発明の半導体記憶装置は、当該記憶装置の使用態様と
してアクセス時とメモリ保持とが明瞭に区別されるよう
な場合、例えばノ１ンドベルトコンピュータに用いられ
るような場合に、特に好適、でちる０ 〔従来の技術及び発明が解決しようとする問題点〕例え
ば、Ｎチ゛ヤネルダイナミックメモリの消費電力を考え
ると、ランダムアクセス時は相当電力を消費するが、ス
タンドパイ時、すなわちアクセスがなく単にメモリを保
持するためリフレッシ−（再生）のみ行なわれている場
合の電力消費は少ない。但し、少ないといりても、例え
ば６４にビットのダイナミックメモリの場合、４ｍＡ程
度の直流電流は流れるので、長時間、電池で／Ｎ　ツク
アップすることは困難である。

一方、アクセス時とメモリ保持時とが明瞭に区別されて
使用するような場合、例えばノ・ンドベルトコンピュー
タに用いられ、カストマ−又はフィールドでデータの入
出力に際して集中的にアクセスされ、その結果を保持し
た状態で持ち帰シ、センターのコンピータに接続して上
記フィールドで行ったデータの入出力の結果をセンター
のコンピュータに入力する場合のように、アクセス期間
とメモリデータ保持期間とが明確に区別される場合があ
る。上記メモリデータを保持した状態で持ち帰るような
場合、電源供給の問題等からバッテリーバックアップが
望まれる訳であるが、上述の如く、メモリ保持において
もＮチャネルダイナミックメモリではかなυの電力を消
費することから、特にメモリ容量が大きくなるにつれて
、バッテリーバックアップの如き簡易且つ安価な方式が
困難となっている。

このような電力消費を低減する手段としては、一般に記
憶装置としてＣΔＩＯ８を用いることが考えられるが、
ハンドベルトコンピュータ等のように一般に低価格が要
求される装置において、６ＭＯ８を用いることに伴う高
価格化は回避させなければならない。

このようにＮチャネルダイナミックメモリのように低価
格且つ比較的電力消費の大きい半導体記憶装置を用いた
場合であっても、その消費電力、特にメモリ保持時の消
費電力を低減でき、電池でバックアップできるようにす
ることが望まれている。

上述の従来のダイナミックメモリについて、本発明との
差異がよシ明瞭となるように、添付図面を参照してよυ
詳細について述べる。

第２図は従来のダイナミックメモリの構成図を示す。該
ダイナミックメモリは、第１のクロック信号発生器１０
０、第２のクロック信号発生器２００、す７レツシ瓢制
御りロクク信号発生器３００、内部アドレスカウンタ６
、アドレス、バッファ７、メモリセル８、ローデコーダ
（ＲＯＷ　ＤＥＣ）、カラムデコーダ（ＣＬＭ　ＤＥＣ
）、センスア／ｆ及びＩ１０’ｙ″″−ト（Ｓ／Ａ）、
書込クロック信号発生器（ＷＲＩＴＥ　ＣＬＫ　ＧＥＮ
　）、データ人カバソファ（ＤＡＴＡＩＮ　ＢＵＦＦ）
、データ出力バッファ（ＤＡＴＡ　０ＵＴＢＵＦＦ）が
口糸の如く接続されて成る。またダイナミックメモリに
は基板バイアス発生器４００が設けられている。

第１のクロック信号発生器１００は第３図にその詳細を
示すように、トランジスタＱｏｌ−Ｑｏｓが図示の如く
接続されて成り、外部クロック信号幻ぽで駆動されるク
ロックパルス発生回路１１と該回路１１により発生され
たクロック信号φ。。

φ０に基づき後段の回路に印加できるような第１のクロ
ック信号φｌを発生させるためのドライバ回路（駆動回
路）１２とから構成されている。駆動回路１２の具体例
を第４図に示す。これは所謂ブートストラップ形式のバ
ッファ回路である。第４図においてＱＩＯ−Ｑ１９はト
ランジスタ、ＱＣＩＯはキャノ４シタを表わす。第３図
及び第４図においテ、ｖＣＣは電源電圧、例えば＋５　
ＶＤＣ，Ｖｓｓは接地を表わす。

第３図及び第４図の動作を説明する。リフレッシエモー
ドにおいて外部よ）リフレッシ−駆動信号ＲＦＳＨがリ
フレッシュ制御クロック信号発生器３００に印加される
と、該発生器から外部リフレッシ−駆動信号ＲＦＳ）Ｉ
に応答して一定周期でリフレッシ−信号ＲＦＥが低電位
となシ、第１のクロック信号発生器１００のトランジス
タＱｏ３のダートに印加される（第２図、第３図、第６
図（Ｃ）、（Ｄ））。

この場合、メモリをアクセスするだめの第１のアドレス
駆動信号、ローアドレスストローブＲＡｓ信号カ高、低
レベルいずれであってもリフレッシュ信号ＲＦＥに応答
してプリイネーブルＲＲＥ信号が高レベル及び反転プリ
イネーブルＰＲＥ信号が低レベルトナリ、高レベルクロ
７クパルスφ。及ヒ低レベル反転クロックパルスφ０が
駆動回路１２に印加される。駆動回路１２に印加された
上記クロックパルスφ０　、φ０に応答して、駆動回路
１２は駆動用クロックパルスφｌを発生する。クロック
パルスφＧ　、φＯ−ｒφ１及び第３図の各ノードＮ１
〜Ｎ４の波形を第５図に示す。

ここで、メモリセル８の容量を６４にピットドした場合
、メモリセルは例えば１２８ワード×５１２コラムのマ
トリックス構成となシ、この１２８ワードをそれぞれ２
ｍ８ｅｅ毎に読出し動作が行なわれてリフレッシュされ
ることとなシ、上述のリフレッシュ信号ＲＦＥは外部リ
フレッシュ駆動信号ＲＦＳＨによυ駆動されて、内装の
タイマーより１６μＳｅｃ毎周期的に発生され、この周
期でリフレッシュが行なわれる。

第３図に図示のクロックパルス発生回路はトランジスタ
ＱＯＩ〜ＱＯ５を図示の如く接続したスタティックイン
バータ回路で構成している。このようにスタティックイ
ンバータ回路としているのは、外部からＴＴＬレベルの
ローアドレスストローブ信号ＲＡＳが印加されているこ
と、及びランダムアクセス時のローアドレスストローブ
ＲＡＳ信号の変化に迅速に応答して迅速なアクセスが行
い得るようにしているためでちる。しかしながら、この
ようにスタティックインバータ回路を用いているため、
上述のデータ保持期間においては、特に迅速なアクセス
が必要とはされないにも拘らず、トランジスタＱＯＩ又
はＱＯ４のいずれかに常に直流電流が流れることとなシ
ミ力を消費する。

第２のアドレス駆動信号としてのカラムアドレスストロ
ーブＣＡＳ信号を受けてメモリをアクセスするだめのク
ロック信号を発生する第２のクロックツ４ルス発生回路
２００も、第３図及び第４図に図示の回路と類似の回路
構成となっている。

またリフレッシュ制御クロック信号発生器３００の外部
リフレッシュ駆動ＲＦＳＨ信号を受ける回路も同様にス
タティックインバータ回路で構成されている。従ってメ
モリ保持時においても、ここでも約１ｍＡ程度の電力を
消費している。

さらに従来のダイナミックメモリにおいては基板バイア
ス発生器４００が設けられていることが多い。尚該発生
器はメモリ回路の動作により生ずるインパクトイオン化
電流（Ｉｍｐａｃｔ　ＩｏｎｉｚａｔｉｏｎＣｕｒｒｅ
ｎｔ）で基板中にホールが流れ込む分をバイアスするに
十分な駆動能力を有するものとされ、その電流はメモリ
のアクセス回数に比例するものであるから、ランダムア
クセス時を考えると１ｍＡ程度の電流を流すこととなる
が、アクセス回数が極度に少ないメモリデータ保持時に
は０．１　ｍＡ以下程度で良いにも拘らず従来のダイナ
ミックメモリではランダムアクセス期間とデータ保持期
間とで区別することなしに基板バイアス発生器を同一条
件で動作させており、このため、従来の基板バイアス発
生器はメモリデータ保持時にもほぼ１　ｍＡ程度の電力
を浪費していることとなる。

以上のように、上述の条件において従来のダイナミック
メモリでは、第１のクロック信号発生器１００で約２ｍ
Ａ、　’）フレッシュ制御信号発生器３００で約１　ｍ
Ａ　、基板バイアス回路４００で約１ｍＡ、以上計４ｍ
Ａ程度の直流電流が、単にメそリデータ保持しているに
過ぎない期間においても、消費されている。従って長時
間パッテリイでメモリデータを保持することが困難とな
っている。

〔発明を解決するための手段〕

本発明においては、外部駆動信号に応答してクロックパ
ルスを発生する回路及びそのクロックパルスにより駆動
されてメモリアクセス用クロックパルスを出力する駆動
回路を有するクロック信号発生器を具備し、メモリリフ
レッシュを指示する外部からの信号に応答してリフレッ
シュ動作をする半導体記憶装置において、メモリアクセ
スなしにリフレッシュ動作を繰返す期間中は前記クロッ
ク信号発生器のクロックツ（ルス発生回路における定常
的直流電流を遮断する手段を設けて、該期間中は該クロ
ック信号発生器の電力消費を低減させるようにしたこと
を特徴とする半導体記憶装置が提供される。

〔実施例〕

本発明の実施例について添付図面を参照して下記に述べ
る。

第７図に第１のクロック信号発生器における電力消費を
低減させる本発明によるメモリの回路図を示す。第７図
に図示の本発明の一実施例としてのダイナミックメモリ
は、第２図に図示の回路構成に類似するが、第１のクロ
ック信号発生器１ａを第８図（、）に図示の如く構成さ
れておυ従来の第１のクロック信号発生器１１（第３図
）とは異りている。また、このため、リフレッシュ制御
クロック信号発生器３かも第１のクロック信号発生器１
ａに反転内部リフレッシュイネーブル信号ＲＦＥの外、
非反転の内部リフレッシ−イネーブル信号ＲＦＥ及び自
動リフレッシュモード信号５ＲＦＥ及び反転自動リフレ
ッシュモード信号５ＲＦＥを印加している。

第８図（Ａ）に図示のＷＳｌのクロック信号発生器１ａ
は、トランジスタＱ２０−Ｑ２６及びキャノぐシタＱＣ
２０１ＱＣ２ｌが図示の如く接続されて成るプリクロッ
ク信号発生回路１１ａと第４図と同等の駆動回路１２ａ
とから構成されている。プリクロック信号発生回路１１
ａは第３図と同様にインバータ回路、Ｑ２１　ｒＱｚｚ
及びＱ２４　＊　Ｑ２５を有しているが、これらの回路
にはさらに、トランジスタＱ２０％キャパシタＱＣ２０
及びトランジスタＱ２３及びキャパシタＱＣ２１が図示
の如く接続されている。またトランジスタＱ２６のダー
トには内部反転リフレッシ−イネーブル信号ＲＦＥが印
加されている。駆動回路１２ａにはクロック信号φｏ／
、φ０′の外に内部リフレッシュイネーブル信号ＲＦＥ
及び反転リフレッシ−イネーブル信号ＲＦＥが接続され
ているが、す７レツシ一イネーブル信号ＲＦＥ及び反転
リフレッシ−信号ＲＦＰはそれぞれ、第４図に図示の回
路においてクロックφ０及びφ０の接続される部分にお
いて自動リフレッシュモード信号５ＲＦＥ及び反転自動
リフレッシュモード信号５ＲＦＥに応じてクロックφ０
′及びφ０′と切換えられるように接続されている。第
８図（Ｂ）にリフレッシュイネーブル信号ＲＦＥとクロ
ックφ０′との切換え回路例を示す。反転リフレッシュ
イネーブル信号ＲＦＥと反転クロックφ０′の切換え回
路も全く同様である本切換回路が第４図回路入力端部に
付加されていること以外は駆動回路１２ａは従来回路１
２と同等である。

第７図及び第８図の回路の動作について説明する。

通常のランダムアクセス時は、反転自動リフレッシュモ
ード信号５ＲＦＥ信号＝　Ｈ（／”！イレベル）反転リ
フレッシ−イネーブル信号、ＲＦＥ＝Ｈであるから、第
１のアドレスストローブ信号ＲＡＳのネガティブエツジ
に応答してクロックパルスφ０′φ０′が発生すること
は従来と同様である。尚、第２のアドレスストローブ信
号ＣＡＳに応答して第２のクロック信号発生器２から同
様のクロック信号が作動することも従来通りである。こ
れにより従来と同様ランダムアクセスが行なわれる。

次にメモリアクセスが随時なされる通常のリフレッシュ
モードにおける動作について述べる。先ず外部よシリフ
レッシー指示によりリフレッシ−動作に切替る場合につ
いて述べると、外部リフレッ７ユ信号ＲＦＳＨのネガテ
ィブエツジで、第３のクロノ夛信号発生器としてのリフ
レッシュ制御信号発生器３から内部リフレンジ−信号Ｒ
ＦＥが発生しＷＪｌのクロック信号発生器１ａにおいて
クロックパルスφｏ′、φ０′が発生する。この場合、
反転自動り７レツシユモ一ド信号５ＲＦＥはＨ（ハイレ
ベル）である（第６図）。通常のりフレフシ−モード時
、従来通９回路１１ａを作動させるのは、アクセスモー
ド中にも必要なリフレッシュ動作を迅速にさせるためで
ある。

上記反転外部リフレッシ−信号ＲＦＳＨが低レベルに保
たれている期間中、第３のクロック信号発生器３は第２
回目以後一定周期、この実施例では１６μｓｅｃ　で自
動的に内部リフフッシー信号ＲＦＥ。

ＲＦＥを発生させる自動リフレッシュモードとなる。

自動リフレッシュモードでの内部り７し、シュ周期は内
蔵発振器とカウンタ手段とから成るタイマ回路で設定さ
れているが、これは周知故詳細は省く。この自動す７レ
ツシーモードへ移行したときには、第６図に図示の如く
第２回目の反転内部りフレッシュ信号ｉ下の発生に先だ
って自動リフレッシュモード信号５ＲＦＥ　’ｉミロ−
Ｑレベルにする・本発明によると、ＳＲＦｇ信号＝Ｌと
なると上述のインバータ回路における負荷トランジスタ
Ｑ２１　ｒ　Ｑ２４は遮断状態に保たれ、クロックφ０
　、φ０は発生しなくなる。ところが駆動回路１２ａに
は、クロックφ０’　ｔ　’ｌ’τ′の代わりに、内部
リフレッシュ信号ＲＦＥ及びＲＦＥが印加されているの
で、第５図に図示の場合と同タイミングでクロックパル
スφ１が得られる。すなわち、自動リフレッシュモーげ
において第２回目以降の’７７　Ｖ　ブシュ時には回路
１１ａを作動させることなぐリフレッシュ動作時にも必
要なりロック／４ルスφ１が得られることとなる。これ
により、トランジスタＱ２１　ｒ　Ｑ２４には直流電流
が流れず、回路１１ａの電力消費、約２ｍＡが低減され
ることとなる。尚、キヤ・パシタＱＣｚｏ。

ＱＣｚ、は、従来のデグリション負荷トランジスタＱｏ
１−　ＱＯ４’ｌニオ／オフ可のエンハンスメント型ト
ランノスタＱ２１　ａ　Ｑ２４に置き換えたことに伴い
、クロックφＯ’　＋φＧ′の閾値分レベル低下を補う
ブートスドラ、グ作用を得るためのものである。

次に他の実施例を第９図、第１０図に示す。前実施例は
外部信号のＲＦＳＨ信号によりメモリのリフレッシュを
行って−たが、本実施例ではローアドレスストローブ信
号Ｒ，ＡＳとコラムアドレスストローブ信号ＣＡＳ　Ｏ
動作タイミングでリフレッシュを行う所ｍｌｒ　ＲＡＳ
ビフォーＣＡＳ　リフレッシュ」方式番採っている事が
前実施例と異なる。通常アクセスではローアドレススト
ローブ信号ＲＡＳが立ち下がり次にコラムアドレススト
ローブ信号ＣＡＳが立ち下がる。これラリフレッシュで
は先ずＣＡＳ信号を立ち下げ次にＲＡＳ信号を立ち下げ
る。このタイミングの違いを検出してリフレッシュ動作
に入る。これを一般的にｒＲＡＳビフォーｉリフレッシ
ュ」と呼んでいる。

第９図が、第７図と異なるところは、リフレッシュ制御
クロック発生器３に外部リフレッシュ信号π斥πのかわ
りにｉ信号及びＣＡＳ信号が入力されている事がある。

ここで前述のとと（、ＣＡＳ信号が立ち下がった後ＲＡ
Ｓ信号が立ち下がると、第１０図に示すごとく、リフレ
ッシュ制御クロック発生器３の内部で外部リフレッシエ
信号ＲＦＳＨに相当する信号が発生し、リフレッシュを
行う。これはＲＡＳ信号が立ち上がるまで持続し、リフ
レッシュを行う。他は第７図と同様でこのリフレッシュ
中はクロック発生回路１ａの直流電流を減少させる事が
できる。以上説明したようにｒ　ＲＡＳビフォーＣＡＳ
　！Ｊフレッシー」においても消費電力の低減が可能で
ある。」 次に第１１図を参照して基板バイアス発生部４の電力消
費を低減させる実施例について述べる。

第１１図に図示のダイナミックメモリは第７図に図示の
回路に対して、新たに基板バイアス発生器４２を設けた
ものである。第１の基板バイアス発生器４１は在来の基
板バイアス発生器４００と同様、ランダムアクセス時に
おいてもバイアス可能な様に１ｍＡ程度の容量を有する
ものである。一方第２の基板バイアス発生器４２は、自
動リフレッシェモード時に必要なバイアス電流、約０．
１　ｍＡ程度の容量を有するものである。自動リフレッ
シーモード時にこのように電流消費が少なくなるのは、
上述したように、リフレッシュモード時のメモリ動作回
数が極端に減少する妃めである。

第１１図において、第２の基板バイアス発生器４２は常
時作動するようになりているが、第１の基板バイアス発
生器４１は自動リフレッシェモード信号５ＲＦＥに応答
して作動するようになっている。すなわち、ランダムア
クセス時と自動りフレッシュモードでない通常のりフレ
ッシュ動作時の反転自動リフレッシュモード信号５ＲＦ
Ｅ＝Ｈの場合作動し５ＲＦＨ信号＝Ｌの自動リフレッシ
ュモード時に不動作となる。これＫよυ、自動リフレッ
シュモードにおいては、第２の基板バイアス発生器４２
のみが作動することとなシ、この発生器４２によυ自動
リフレッシ、時に必要ナバイアス電流が確保できると共
に、第１の基板バイアス発生器４１の約１ｍＡの電力消
費は生じないこととなる。

これによυ第２の基板バイアス発生器４２の約０．１ｍ
Ａが常時流れ、ランダムアクセス時の電力消費が若干大
きくなることとなるが、この値は僅かであるから余υ問
題とはならない。若し必要ならば、反転自動リフレッシ
ュモード信号５ＲＦＥ等を用いて、第１の基板バイアス
発生器４１とは、成る程度の同時作動時間をもった上で
切替えて作動させることもできる。

第１２図は第１１図に図示のダイナミックメモリの変形
例を示す。第１２図において、第１及び第２の基板バイ
アス発生器４１．４２は第１１図の場合と同様であるが
、第１の基板バイアス発生器４１の作動又は不動作の切
替信号として、第１１図の反転、自動リフレッシェモー
ド信号５ＲＦＥに代えて、第１及び第２のクロック信号
発生器１及び２のクロック信号φ１及びφ２を用いてい
ることが異なる。第１２図に図示の実施例は、インパク
トイオン化電流はメモリの動作回数に比例することから
、メモリ動作に対応させて基板バイアス発生器を作動さ
せようとするものでおる。すなわち自動リフレッシュモ
ード時は、第１のローアドレスストロ−！ＲＡＳ系のク
ロック信号発生器１からのクロック信号φ１のみが内部
す７レツシユクロツク信号に応じて一定周期で変化する
が、この場合は第２の基板バイアス発生器４２の作動す
ればよいから第１の基板バイアス発生器４１は作動する
必要はない。またベージモードで作動する場合はカラム
アドレスストローブＣＡＳ系の第２のクロック信号発生
器２からのクロック信号φ２が変化するがこの場合はロ
ーアドレスストローブＲＡＳ系の第１クロツク信号φ１
がアクティブ状態に保たれるので、第１の基板バイアス
発生器４１は作動する。つま９第１のバイアス発生器４
１はランダムアクセス時の両クロック信号φ１及びφ２
が発生する場合のみ作動する。

すなわち、第１１図の実施例のように自動リフレッシュ
モードによるモード毎の切替をせずに必要な場合だけ第
１の基板バイアス発生器４１を作動させることができ、
ランダムアクセス時の基板バイアス発生器の電力消費を
も低減することが可能となる。

さらに第１３図を参照してリフレッシュ制御信号発生器
３における電力消費を低減させる場合について説明する
。第１３図に図示のメモリにおいては、リフレッシュ制
御信号発生器３が第１のリフレッシュ制御信号発生器３
１と第２のりフレ。

シュ制御信号発生器３２とに分割されて構成されている
。第１のリフレッシュ制御信号発生器３１は第１４図に
図示の如くトランジスタＱ４（１〜Ｑ４ｇ及びキャノ４
シタＱＣ４０ｅ　ＱＣ４１が図示の如く接続されて成る
インバータで構成されたグリリフレッシ−イネーブル信
号（ＰＲＦＥ　、　ＰＲＦＥ）発生部３１ａとその駆動
回路３１ｂとから構成されている。

第１４図に図示の第１のリフレッシュ制御信号発生器３
１の動作について説明する。外部からリフレッシュ駆動
信号ＲＦＳＨが印加されると、このＲＦＳＨ信号に応答
して初回の内部リフレッシュ信号ＲＦＥ　、　ＲＦＥカ
発生し、と（Ｄ　ＲＦＥ信号に！　＃）ＲＡＳ系の第１
のクロック信号φｌが第１５図に示す第１のクロ、り信
号発生器１ｂから発生されて初回のリフレッシュが行な
われることは第１３図の図示の実茄例の場合と同様であ
る。一方、外部リフレッシュ信号Ｒ８ＦＨがＬレベルに
保持式れた′！、ま第２回目のリフレッシュを行うべき
１６μ１ｌｌｌｅが経Ａｊると、第６図に図示の如く自
動リフレッシュモード信号５ＲＦＥ＝Ｌとな）、第１４
図の回路における負荷トランジスタＱ４１　ｐ　Ｑ４４
は遮断状態とされてこのインバータは不動作となシ、駆
動回路３１ｂから内部リフレッシュ信号ＲＦＥ　、　Ｒ
１は出力されなくなる。

自動リフレッシュモードに入った後の内部リフレッシュ
信号は第２のリフレッシュ制御信号発生器３２から出力
でれる。すなわち、この実施例においては、第７図に図
示のリフレッシュ制御信号発生器３を外部リフレッシュ
信号ＲＦＳＨの最初の変化に応答して内部リフレッシュ
信号ＲＦＥ、　ＲＦＥを発生する部分３１と、外部リフ
レッシュ信号ＲＦＳＩ（が引続きリフレッシュ指示状態
に保持てれているときにリングカウンタ等から構成され
几タイマ回路によって、２回目以降、一定周期で自動的
に内部リフレッシュ信号、この信号を自動内部リフレッ
シュ信号ＲＦＥＳ　。

ＲＦＥＳと呼ぶ（第６図（Ｆ’））全発生する部分３２
とに分離している。これに伴ない、第１のクロック信号
発生器１ｂも第１５図に図示の如く構成している。第１
５図に図示の第１のクロック信号発生器１ｂはトランジ
スタＱ２０〜Ｑ２６、キャノクシタＱＣ２０ｒ　ＱＣｚ
ｔから成るグリイネーブル信号（ＰＲＥ。

ＰＲＥ　）発生回路１１ｂとその駆動回路１２ｂとから
構成されているが、グリイネーブル信号発生回路１１ｂ
は第８図（、）に図示の回路１１ａと同じである。−刃
駆動回路１２ｂには、第８図（ａ）に図示の駆動回路１
２ａには内部リフレッシュ信号ＲＦＥ　。

ＲＦＥが印加されているのに比し、自動内部イネーブル
信号ＲＦＥＳ　、　ＲＦＥＳ信号が印加されている。

従って第１のクロック信号発生器１ｂは反転外部リフレ
ッシュ信号ＲＦＳＨに応答した第１のリフレッシュ制御
信号発生器３１からの反１云内部リフレ、シュ信号ＲＦ
Ｅにより最初の内部リフレッシュ用のクロック信号φｌ
ｋ出力し、そのまま自動リフレッシュモードに入ったと
きには第２回目以降のリフレッシュ動作は第２０リフレ
ツシユ制御信号発生器３２から一定周期で出力される自
動内部イネーブル信号ＲＦＥＳ　、　ＲＦＥＳにより、
クロック信号φｌが出力されることとなる。ここで、第
２のり７ンツシユ制御信号発生器３２は第１のリフレッ
シュ制御信号発生器のように外部リフレッシュ信号ＲＦ
ＳＨに対し高速応答する必要はないから、小ディメンジ
ョン素子を用いた低速低消費電流回路で構成することが
できる。

このように第７図〜第１２図に図示の実施例と同じ機能
を保持させつつ、自動リフレッシュモード信号５ＲＦＥ
により第１４図に図示のインバータを有する第１のリフ
レッシュ制御回路３１全自動リフレツシ、時に作動させ
ないようにしたことてよって、リフレッシュ制御回路３
における電力消費も約１ｍＡ低減されるのである。

第１５図に図示の第１のクロック信号発生器１ｂＫおけ
る電力消費の低減は第７図及びＲ８図（ａ）Ｋ図示の実
施例の場合と同様である。

以上の電力低減対策を総合すると、自動リフレッシュモ
ードにおいて約４ｍＡの電力消費が低減されることか明
瞭である。従りて、メモリデータ保持モードにおいては
パッテリイでも充分ダイナミックメモリのメモリ保持を
行うことが可能となる。

さらに尚一層の電力消費低減対策について第１６図を参
照して述べる。第１６図に図示の半導体装置は、温度に
応じてリフレッシュサイクルを変化させようとするもの
である。すなわちリフレッシュサイクルは一般にメモリ
セル部のノヤンクション温度により洩れ電流が変イピす
るが、上述の１６μｓｅｅ毎のリフレッシュサイクルは
ジャンクション温度が、例えば８５℃の場合を想定して
おり、との温度はランダムアクセス時の場合である。

ところがデータ保持モードにおいてはアクセスの回数（
頻度）が極端に少なくなるから消費電力が少なくデバイ
ス温度上昇も低いのでノヤンクション温度も低下する。

これにＪ：Ｉ）洩れ電流も少なくなる。従ってリフレッ
シュサイクルを上述の１６μｓｅｃ毎から、ジャンクシ
ョン己度に応じて、例えば５０倍程度の８００μｓｅｃ
程度まで低下させることが可能となる。

厳密にはジャンクション温度を検出して上述の如くリフ
レッシュサイクルを変化させることが望ましいが、メモ
リセル８の表面、又はその周囲の温度等を検出して行う
ことも可能である。第１６図に図示の実施例においては
、ジャンクション温度に見合う温度としてメモリセル８
の表面の温度をサーミスタ等で検出しく図示せず）、そ
の温度の情報を２ビット信号としてアドレス信号入力端
子ＡＯ＃Ａ１経由でリフレッシュ制御信号発生器３ｂに
印加する。アドレス信号入力端子Ａｏ　ｒ　Ａ　１を用
いるのは、自動りフレッシュ時にはアドレス信号Ａ、　
％Ａ、は不使用状態であるから、これを利用しようとす
るものであシ、他の手段により温度情報を印加すること
も可能である。

リフレッシュ制御信号発生器３ｂに内蔵されて、内部リ
フレッシュ信号周期を定めるための発振器の具体的な回
路を第１７図に示す。当該発振器３ｂはトランジスタＱ
ｓｏ　＝Ｑｓ４が図示の如く接続された第１のインバー
タ部３１ｂ、　　トランジスタＱｓｓ〜Ｑｓａが図示の
如く接続された第２のインバータ部３２ｂ及びトランジ
スタＱ６Ｇ−Ｑ７１が図示の如く接続されたリングオシ
レータ部３３ｂとから構成されている。第２のインバー
タ部３２ｂはＴＴＬレベルのアドレス信号Ａｏ　　ｔ　
Ａｔ　ｋレベル変換するもので、これらレベル変換され
た出力が第１のインバータ部３１ｂの入力となっている
。一方第１のインバータ部３１ｂのトランジスタＱ５１
とＱＢのｇｍはそれぞれ、例えばそれらの比ｇｍｓｔ：
ｇｍｓｚ　＝　１　：　２に設定されている。従って、
アドレス信号ＡＯ＊Ａ１がハイ（９）又はロー（Ｌ）の
種々の組合せに応じて、トランジスタＱｓｓのソース部
の電圧Ｖｖは下表で示すような値となる。

第１表 このようにアドレス信号ＡＯｙＡ１、すなわちジャ／ク
シ、ン温度に見合う温度を示す入力に応じて重圧Ｖｖが
変化する。この電圧ｖｖヲ、通常のリングオシレータと
は異なって、中間段に挿入されたトランジスタＱｓａ　
ｒ　Ｑａｓ　ｒ　Ｑｅｅを有するり／グオシレータ部３
３ｂのこれらトランジスタＱ６３゜Ｑａａ＋Ｑａｓのダ
ートに印加させることにより、リングオシレータの発振
周波数を変化させるものである。例えば、ジャンクショ
ン温度が８５℃に相当する場合のＡｏ　　ｔ　Ａｓ　’
ｅそれぞれ、Ｈ、Ｈとし、４０℃に相当する場合をＡｏ
＝Ｌ、Ａｌ＝Ｌ　と、その間を平均してそれぞれＥ又は
Ｌになるようにして第１表の組合せになるようにする。

丁でに述べたように、このように自動リフレッシ゛１時
の内部りフレッシュ信号ＲＦＥ　、　ＲＦＥ又は自動内
部リフレッシュ信号ＲＦＥＳ　、　ＲＦＥＳ　　の周波
数を温度の低下と共に低下させることにより、在来のり
フレッシュ時の電力消費に比し、格段と電力が低減され
ることになる。

第１８図にさらに池の実施例としての本発明のメモリの
構成図を示す。この実施例においてはリフレッシュ制御
信号発生器３ｃの外部にＦＲＯＭ　５が設けられている
。一般にリフレッシュ制御発生器内の第１７図に図示の
如きリングオシレータの発振周波数はデバイスのグロセ
ス条件によす相当変化する。そこで発振周波数が所定の
範囲内にない場合又はより正確な発振周波数を得たい場
合、ＦＲＯＭ　５からの信号により発振周波数を補正し
ようとするものである。すなわち、メモリをウェハー状
態でその発振周波数を試験し、発振周波数に対する補正
すべき・ぐラメータ’ｉＰＲＯＭ５に記憶させ、ＦＲＯ
Ｍ　５から信号により第１６図及び第１７図に関連づけ
て述べたのと同様゛にリングオシレータの発振周波数を
補正する。

発振周波数の補正に際して、ＦＲＯＭ　５には第１６図
及び第１７図に関連づけて述べた温度補正（温度による
発振周波数の変化）を行い得るようにノ臂うメータを設
定しておくことができる。これだより温度による発振周
波数の変化と共に、その温度において所定の範囲内又は
正確な発振周波数でリフレッシュ又はメモリアクセスを
行うことが可能になる。このＦＲＯＭに使用される記憶
素子としては、冗長メモリを持った時その不良アドレス
を記憶させるための記憶素子が良い。これらはＰｏ１ｙ
−３ｔを電気又はレーザーで切断するものであるが、冗
長メモリで十分な実績があり、新たにこれを行うための
コストの増大もない。

本発明の実施に際しては、以上に述べた電力消費低減対
策のうち、外部駆動信号ＲＡＳ　、　ＣＡＳ　の入力段
における定常直流電流遮断手段が必須である外は必要に
応じ個々に実施することも可能であると共に任意の組合
せによって実施することも可能である。これらを総合的
に実現した場合の構成図を第１図に図示する。第１図に
おいて、基板バイアス発生器４１の切換動作は自動り７
レツシユモ一ド信号５ＲＦＥかクロ、り信号φ１　、φ
２かのいずれかにより行なわれることを示している。ま
た第１図においては第１６図のアドレス入力Ａｏ。

Ａ１又は第１８図のＰＲＯＭ　ｉ総合したものとして、
リングオシレータの発振周波数を調整する発振周波数調
整設定器５として示している。

〔発明の効果〕

以上に述べたように本発明によれば、それぞれが比較的
簡単な回路構成又は回路変更にすることにより、Ｎチャ
ネルダイナミックメモリ等ようなものであってもメモリ
データ保持時における電力消費を大幅に低減させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体記憶装置の構
成図、 第２図は従来の半導体記憶装置の構成図、第３図は第２
図に図示の半導体記憶装置における第１のクロック信号
発生器の回路図、第４図は第３図に図示の信号発生器の
駆動回路図、 第５図は第３図及び第４図に図示の回路の信号波形図、 第６図（４）〜便）は主として本発明の半導体記憶装置
の動作を説明するための信号波形図、第７図は本発明の
一実施例としての半導体記憶装置の構成図、 第８図（４）は第７図の半導体記憶装置における第１の
クロック信号発生器の回路図、第８図（Ｂ）は第８図（
、）のリフレッシュイネ−ツル信号を切換える回路図、
第９図は本発明の他の実施例としての半導体記憶装置の
構成図、 第１０図は第９図の動作タイミング図、第１１図は本発
明の池の実施例としての半導体記憶装置の構成図、 第１２図は第１１図の変形形態を示す図、第１３図は本
発明のさらに他の実施例としての半導体記憶装置の構成
図、 Ｍ１４図は第１３図における第１のリフレッシュ制御信
号発生器の回路図、 Ｍ２Ｓ図は第１３図における第１のクロック信号発生器
の回路図、 第１６図は本発明の一実施例としての半導体記憶装置の
構成図、 第１７図は第１４図におけるリフレッシュ制御信号発生
器の一部の回路図、 第１８図は本発明の他の実施例としての半導体記憶装置
の構成図、である。 〔符号の説明〕 １〜３・・・第１〜第３のクロック信号発生器、４・・
・基板バイアス発生器、５・・・発振周波数設定器、６
・・・内部アドレスカウンタ、７・・・アドレスバッフ
ァ、８・・・メモリセル・

Claims (1)

1. 【特許請求の範囲】 １、外部駆動信号に応答してクロックパルスを発生する
   回路及びそのクロックパルスにより駆動されてメモリア
   クセス用クロックパルスを出力する駆動回路を有するク
   ロック信号発生器を具備し、メモリリフレッシュを指示
   する外部からの信号に応答してリフレッシュ動作をする
   半導体記憶装置において、メモリアクセスなしにリフレ
   ッシュ動作を繰返す期間中は、前記クロック信号発生器
   のクロックパルス発生回路における定常的直流電流を遮
   断する手段を設けて、該期間中は該クロック信号発生器
   の電力消費を低減させるようにしたことを特徴とする半
   導体記憶装置。 ２、前記クロック信号発生器の前記駆動回路を、前記メ
   モリリフレッシュを指示する外部信号に応じて発生され
   た内部リフレッシュクロック信号で作動させるようにし
   たことを特徴とする、特許請求の範囲第１項に記載の半
   導体記憶装置。 ３、前記メモリリフレッシュを指示する外部信号が所定
   時間以上メモリリフレッシュを指示したときに、以降所
   定周期毎に内部リフレッシュクロック信号を自動的に発
   生する自動リフレッシュモードで動作し、該自動リフレ
   ッシュモード期間は前記クロック信号発生器のクロック
   パルス発生回路を不動作とし、前記内部リフレッシュク
   ロック信号に応答して前記クロック信号発生器の駆動回
   路を作動させるようにしたことを特徴とする、特許請求
   の範囲第１項又は第２項に記載の半導体記憶装置。 ４、前記所定の周期で発生される内部リフレッシュクロ
   ック信号の周期を外部から印加された信号に応答して変
   化させることを特徴とする特許請求の範囲第３項に記載
   の半導体記憶装置。 ５、前記外部から印加された信号は、メモリセル部の温
   度と所定の関係を有する信号である、特許請求の範囲第
   ４項に記載の半導体記憶装置。 ６、前記外部から印加された信号は、所定の周期でリフ
   レッシユクロツク信号を発生する回路の発振周期を調整
   する信号を付加した、特許請求の範囲第５項に記載の半
   導体記憶装置。 ７、少くともランダムアクセス時に基板バイアス能力を
   有する第１の基板バイアス発生器、及びメモリ保持時の
   基板バイアス能力を有する第２の基板バイアス発生器と
   を具備し、前記第１の基板バイアス発生器を、前記自動
   リフレッシュモード期間中は作動させないようにしたこ
   とを特徴とする、特許請求の範囲第１項〜第６項のいず
   れかに記載の半導体記憶装置。