JPH0799623B2

JPH0799623B2 - 半導体記憶装置

Info

Publication number: JPH0799623B2
Application number: JP59179337A
Authority: JP
Inventors: 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-30
Filing date: 1984-08-30
Publication date: 1995-10-25
Anticipated expiration: 2010-10-25
Also published as: JPS6159686A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置、その中でもダイナミックメモ
リと呼ばれる半導体記憶装置の電力消費を低減させるも
のに関するものであり、特にメモリ保持モードにおける
電力消費を低減させるダイナミックメモリに関する。

本発明の半導体記憶装置は、当該記憶装置の使用態様と
してアクセス時とメモリ保持とが明瞭に区別されるよう
な場合、例えばハンドヘルドコンピュータに用いられる
ような場合に、特に好適である。

〔従来の技術及び発明が解決しようとする問題点〕

例えば、Ｎチャネルダイナミックメモリの消費電力を考
えると、ランダムアクセス時は相当電力を消費するが、
スタンドバイ時、すなわちアクセスがなく単にメモリを
保持するためリフレッシュ（再生）のみ行なわれている
場合の電力消費は少ない。但し、少ないといっても、例
えば64kビットのダイナミックメモリの場合、4mA程度の
直流電流は流れるので、長時間、電池でバックアップす
ることは困難である。

一方、アクセス時とメモリ保持時とが明瞭に区別されて
使用するような場合、例えばハンドヘルドコンピュータ
に用いられ、カストマー又はフィールドでデータの入出
力に際して集中的にアクセスされ、その結果を保持した
状態で持ち帰り、センターのコンピュータに接続して上
記フィールドで行ったデータの入出力の結果をセンター
のコンピュータに入力する場合のように、アクセス期間
とメモリデータ保持期間とが明確に区別される場合があ
る。上記メモリデータを保持した状態で持ち帰るような
場合、電源供給の問題等からバッテリーバックアップが
望まれる訳であるが、上述の如く、メモリ保持において
もＮチャネルダイナミックメモリではかなりの電力を消
費することから、特にメモリ容量が大きくなるにつれ
て、バッテリーバックアップの如き簡易且つ安価な方式
が困難となっている。

このような電力消費を低減する手段としては、一般に記
憶装置としてCMOSを用いることが考えられるが、ハンド
ヘルドコンピュータ等のように一般に低価格が要求され
る装置において、CMOSを用いることに伴う高価格化は回
避させなければならない。

このようにＮチャネルダイナミックメモリのように低価
格且つ比較的電力消費の大きい半導体記憶装置を用いた
場合であっても、その消費電力、特にメモリ保持時の消
費電力を低減でき、電池でバックアップできるようにす
ることが望まれている。

上述の従来のダイナミックメモリについて、本発明との
差異がより明瞭となるように、添付図面を参照してより
詳細について述べる。

第２図は従来のダイナミックメモリの構成図を示す。該
ダイナミックメモリは、第１のクロック信号発生器10
0、第２のクロック信号発生器200、リフレッシュ制御ク
ロック信号発生器300、内部アドレスカウンタ６、アド
レスバッファ７、メモリセル８、ローデコーダ（ROW DE
C）、カラムデコーダ（CLM DEC）、センスアンプ及びI/
Oゲート（S/A）、書込クロック信号発生器（WRITE CLK
GEN）、データ入力バッファ（DATA IN BUFF）、データ
出力バッファ（DATA OUT BUFF）が図示の如く接続され
て成る。またダイナミックメモリには基板バイアス発生
器400が設けられている。

第１のクロック信号発生器100は第３図にその詳細を示
すように、トランジスタQ₀₁〜Q₀₅が図示の如く接続され
て成り、外部クロック信号▲▼で駆動されるクロ
ックパルス発生回路11と該回路11により発生されたクロ
ック信号φ₀，▲▼に基づき後段の回路に印加でき
るような第１のクロック信号φ₁を発生させるためのド
ライバ回路（駆動回路）12とから構成されている。駆動
回路12の具体例を第４図に示す。これは所謂ブートスト
ラップ形式のバッファ回路である。第４図においてQ₁₀
〜Q₁₉はトランジスタ、QC₁₀はキャパシタを表わす。第
３図及び第４図において、Vccは電源電圧、例えば＋5VD
C、Vssは接地を表わす。

第３図及び第４図の動作を説明する。リフレッシュモー
ドにおいて外部よりリフレッシュ駆動信号▲▼
がリフレッシュ制御クロック信号発生器300に印加され
ると、該発生器から外部リフレッシュ駆動信号▲
▼に応答して一定周期でリフレッシュ信号▲▼
が低電位となり、第１のクロック信号発生器100のトラ
ンジスタQ₀₃のゲートに印加される（第２図、第３図、
第６図（Ｃ）、（Ｄ））。この場合、メモリをアクセス
するための第１のアドレス駆動信号、ローアドレススト
ローブ▲▼信号が高、低レベルいずれであっても
リフレッシュ信号▲▼に応答してプリイネーブル
PRE信号が高レベル及び反転プリイネーブル▲▼
信号が低レベルとなり、高レベルクロックパルスφ₀及
び低レベル反転クロックパルス▲▼が駆動回路12に
印加される。駆動回路12に印加された上記クロックパル
スφ₀，▲▼に応答して、駆動回路12は駆動用クロ
ックパルスφ₁を発生する。クロックパルスφ₀，▲
▼，φ₁及び第３図の各ノードN₁〜N₄の波形を第５図に
示す。

ここで、メモリセル８の容量を64kビットとした場合、
メモリセルは例えば128ワード×512コラムのマトリック
ス構成となり、この128ワードをそれぞれ2msec毎に読出
し動作が行なわれてリフレッシュされることとなり、上
述のリフレッシュ信号▲▼は外部リフレッシュ駆
動信号▲▼により駆動されて、内装のタイマー
より16μsec毎周期的に発生され、この周期でリフレッ
シュが行なわれる。

第３図に図示のクロックパルス発生回路はトランジスタ
Q₀₁〜Q₀₅を図示の如く接続したスタティックインバータ
回路で構成している。このようにスタティックインバー
タ回路としているのは、外部からTTLレベルのローアド
レスストロープ信号▲▼が印加されていること、
及びランダムアクセス時のローアドレスストローブ▲
▼信号の変化に迅速に応答して迅速なアクセスが行
い得るようにしているためである。しかしながら、この
ようにスタティックインバータ回路を用いているため、
上述のデータ保持期間においては、特に迅速なアクセス
が必要とはされないにも拘らず、トランジスタQ₀₁又はQ
₀₄のいずれかに常に直流電流が流れることとなり電力を
消費する。

第２のアドレス駆動信号としてのカラムアドレスストロ
ーブ▲▼信号を受けてメモリをアクセスするため
のクロック信号を発生する第２のクロックパルス発生回
路200も、第３図及び第４図に図示の回路と類似の回路
構成となっている。

またリフレッシュ制御クロック信号発生器300の外部リ
フレッシュ駆動▲▼信号を受ける回路も同様に
スタティックインバータ回路で構成されている。従って
メモリ保持時においても、ここでも約1mA程度の電力を
消費している。

さらに従来のダイナミックメモリにおいては基板バイア
ス発生器400が設けられていることが多い。当該発生器
はメモリ回路の動作により生ずるインパクトイオン化電
流（Impact Ionization Current）で基板中にホールが
流れ込む分をバイアスするに十分な駆動能力を有するも
のとされ、その電流はメモリのアクセス回数に比例する
ものであるから、ランダムアクセス時を考えると1mA程
度の電流を流すこととなるが、アクセス回数が極度に少
ないメモリデータ保持時には0.1mA以下程度で良いにも
拘らず従来のダイナミックメモリではランダムアクセス
期間とデータ保持期間とで区別することなしに基板バイ
アス発生器を同一条件で動作させており、このため、従
来の基板バイアス発生器はメモリデータ保持時にもほぼ
1mA程度の電力を浪費していることとなる。

以上のように、上述の条件において従来のダイナミック
メモリでは、第１のクロック信号発生器100で約2mA、リ
フレッシュ制御信号発生器300で約1mA、基板バイアス回
路400で約1mA、以上計4mA程度の直流電流が、単にメモ
リデータ保持しているに過ぎない期間においても、消費
されている。従って長時間バッテリィでメモリデータを
保持することが困難となっている。

〔発明を解決するための手段〕

本発明においては、外部駆動信号に応答して内部クロッ
クパルスを発生するクロックパルス発生回路及びそのク
ロックパルスにより駆動されてメモリアクセス用クロッ
クパルスを出力する駆動回路を有するクロック信号発生
器を具備し、メモリリフレッシュを指示する外部からの
信号に応答してリフレッシュ動作をする半導体記憶装置
において、自動リフレッシュモードが指示されたときに
は、以降所定周期ごとに内部リフレッシュクロック信号
を自動的に内部発生する自動リフレッシュ手段と、前記
自動リフレッシュモードの期間は前記外部駆動信号をゲ
ートに受け、インバータを構成する入力トランジスタを
介して電源線間に流れる電流を遮断することにより前記
クロックパルス発生回路を不動作とし、前記内部リフレ
ッシュクロック信号に応答して前記クロック信号発生器
の前記駆動回路を作動させる手段を具備することを特徴
とする半導体記憶装置が提供される。

〔実施例〕

本発明の実施例について添付図面を参照して下記に述べ
る。

第７図に第１のクロック信号発生器における電力消費を
低減させる本発明によるメモリの回路図を示す。第７図
に図示の本発明の一実施例としてのダイナミックメモリ
は、第２図に図示の回路構成に類似するが、第１のクロ
ック信号発生器1aを第８図（ａ）に図示の如く構成され
ており従来の第１のクロック信号発生器11（第３図）と
は異っている。また、このため、リフレッシュ制御クロ
ック信号発生器３から第１のクロック信号発生器1aに反
転内部リフレッシュイネーブル信号▲▼の外、非
反転の内部リフレッシュイネーブル信号RFE及び自動リ
フレッシュモード信号SRFE及び反転自動リフレッシュモ
ード信号▲▼を印加している。

第８図（Ａ）に図示の第１のクロック信号発生器1aは、
トランジスタQ₂₀〜Q₂₆及びキャパシタQC₂₀，QC₂₁が図示
の如く接続されて成るプリクロック信号発生回路11aと
第４図と同等の駆動回路12aとから構成されている。プ
リクロック信号発生回路11aは第３図と同様にインバー
タ回路、Q₂₁，Q₂₂及びQ₂₄，Q₂₅を有しているが、これら
の回路にはさらに、トランジスタQ₂₀、キャパシタQC₂₀
及びトランジスタQ₂₃及びキャパシタQC₂₁が図示の如く
接続されている。またトランジスタQ₂₆のゲートには内
部反転リフレッシュイネーブル信号▲▼が印加さ
れている。駆動回路12aにはクロック信号φ₀′，▲
▼′の外に内部リフレッシュイネーブル信号RFE及び反
転リフレッシュイネーブル信号▲▼が接続されて
いるが、リフレッシュイネーブル信号RFE及び反転リフ
レッシュ信号▲▼はそれぞれ、第４図に図示の回
路においてクロックφ₀及び▲▼の接続される部分
において自動リフレッシュモード信号SRFE及び反転自動
リフレッシュモード信号▲▼に応じてクロック
φ₀′及び▲▼と切換えられるように接続されてい
る。第８図（Ｂ）にリフレッシュイネーブル信号RFEと
クロックφ₀′との切換え回路例を示す。反転リフレッ
シュイネーブル信号▲▼と反転クロック▲
▼′の切換え回路も全く同様である。本切換回路が第４
図回路入力端部に付加されていること以外は駆動回路12
aは従来回路12と同等である。

第７図及び第８図の回路の動作について説明する。

通常のランダムアクセス時は、反転自動リフレッシュモ
ード信号▲▼信号＝Ｈ（ハイレベル）反転リフ
レッシュイネーブル信号、▲▼＝Ｈであるから、
第１のアドレスストローブ信号▲▼のネガティブ
エッジに応答してクロックパルスφ₀′，▲▼′が
発生することは従来と同様である。尚、第２のアドレス
ストローブ信号▲▼に応答して第２のクロック信
号発生器２から同様のクロック信号が作動することも従
来通りである。これにより従来と同様ランダムアクセス
が行なわれる。

次にメモリアクセスが随時なされる通常のリフレッシュ
モードにおける動作について述べる。先ず外部よりリフ
レッシュ指示によりリフレッシュ動作に切替る場合につ
いて述べると、外部リフレッシュ信号▲▼のネ
ガティブエッジで、第３のクロック信号発生器としての
リフレッシュ制御信号発生器３から内部リフレッシュ信
号▲▼が発生し第１のクロック信号発生器1aにお
いてクロックパルスφ₀，▲▼′が発生する。この
場合、反転自動リフレッシュモード信号▲▼は
Ｈ（ハイレベル）である（第６図）。通常のリフレッシ
ュモード時、従来通り回路11aを作動させるのは、アク
セスモード中にも必要なリフレッシュ動作を迅速にさせ
るためである。

上記反転外部リフレッシュ信号▲▼が低レベル
に保たれている期間中、第３のクロック信号発生器３は
第２回目以後一定周期、この実施例では16μsecで自動
的に内部リフレッシュ信号▲▼,RFEを発生させる
自動リフレッシュモードとなる。自動リフレッシュモー
ドでの内部リフレッシュ周期は内蔵発振器とカウンタ手
段とから成るタイマ回路で設定されているが、これは周
知故詳細は省く。この自動リフレッシュモードへ移行し
たときには、第６図に図示の如く第２回目の反転内部リ
フレッシュモード信号▲▼の発生に先だって自動
リフレッシュモード信号▲▼をロー（Ｌ）レベ
ルにする。本発明によると、▲▼信号＝Ｌとな
ると上述のインバータ回路における負荷トランジスタQ
₂₁，Q₂₄は遮断状態に保たれ、クロックφ₀，▲▼は
発生しなくなる。ところが駆動回路12aには、クロック
φ₀′，▲▼′の代わりに、内部リフレッシュ信号
▲▼及びRFEが印加されているので、第５図に図
示の場合と同タイミングでクロックパルスφ₁が得られ
る。すなわち、自動リフレッシュモードにおいて第２回
目以降のリフレッシュ時には回路11aを作動させること
なくリフレッシュ動作時にも必要なクロックパルスφ₁
が得られることとなる。これにより、トランジスタ
Q₂₁，Q₂₄には直流電流が流れず、回路11aの電力消費、
約2mAが低減されることとなる。尚、キャパシタQC₂₀，Q
C₂₁は、従来のデプリション負荷トランジスタQ₀₁，Q₀₄
をオンオフ可のエンハンスメント型トランジスタQ₂₁，Q
₂₄に置き換えたことに伴い、クロックφ₀′▲▼′
の閾値分レベル低下を補うブートストラップ作用を得る
ためのものである。

次に他の実施例を第９図、第10図に示す。前実施例は外
部信号の▲▼信号によりメモリのリフレッシュ
を行っていたが、本実施例ではローアドレスストローブ
信号▲▼とコラムアドレスストローブ信号▲
▼の動作タイミングでリフレッシュを行う所謂▲
▼ビフォー▲▼リフレッシュ」方式を採ってい
る事が前実施例と異なる。通常アクセスではローアドレ
スストローブ信号▲▼が立ち下がり次にコラムア
ドレスストローブ信号▲▼が立ち下がる。これを
リフレッシュでは先ず▲▼信号を立ち下げ次に▲
▼信号を立ち下げる。このタイミングの違いを検
出してリフレッシュ動作に入る。これを一般的に「▲
▼ビフォー▲▼リフレッシュ」と呼んでい
る。第９図が、第７図と異なるところは、リフレッシュ
制御クロック発生器３に外部リフレッシュ信号▲
▼のかわりに▲▼信号及び▲▼信号が入
力されている事がある。ここで前述のごとく、▲
▼信号が立ち下がった後▲▼信号が立ち下がる
と、第10図に示すごとく、リフレッシュ制御クロック発
生器３の内部で外部リフレッシュ信号▲▼に相
当する信号が発生し、リフレッシュを行う。これは▲
▼信号が立ち上がるまで持続し、リフレッシュを行
う。他は第７図と同様でこのリフレッシュ中はクロック
発生回路1aの直流電流を減少させる事ができる。以上説
明したように「▲▼ビフォー▲▼リフレッ
シュ」においても消費電力の低減が可能である。」次に第11図を参照して基板バイアス発生部４の電力消費
を低減させる実施例について述べる。第11図に図示のダ
イナミックメモリは第７図に図示の回路に対して、新た
に基板バイアス発生器42を設けたものである。第１の基
板バイアス発生器41は在来の基板バイアス発生器400と
同様、ランダムアクセス時においてもバイアス可能な様
に1mA程度の容量を有するものである。一方第２の基板
バイアス発生器42は、自動リフレッシェモード時に必要
なバイアス電流、約0.1mA程度の容量を有するものであ
る。自動リフレッシェモード時にこのように電流消費が
少なくなるのは、上述したように、リフレッシュモード
時のメモリ動作回数が極端に減少するためである。

第11図において、第２の基板バイアス発生器42は常時作
動するようになっているが、第１の基板バイアス発生器
41は自動リフレッシュモード信号▲▼に応答し
て作動するようになっている。すなわち、ランダムアク
セス時と自動リフレッシュモードでない通常のリフレッ
シュ動作時の反転自動リフレッシュモード信号▲
▼＝Ｈの場合作動し▲▼信号＝Ｌの自動リフ
レッシュモード時に不動作となる。これにより、自動リ
フレッシュモードにおいては、第２の基板バイアス発生
器42のみが作動することとなり、この発生器42により自
動リフレッシュ時に必要なバイアス電流が確保できると
共に、第１の基板バイアス発生器41の約1mAの電力消費
は生じないこととなる。

これにより第２の基板バイアス発生器42の約0.1mAが常
時流れ、ランダムアクセス時の電力消費が若干大きくな
ることとなるが、この値は僅かであるから余り問題とは
ならない。若し必要ならば、反転自動リフレッシュモー
ド信号▲▼等を用いて、第１の基板バイアス発
生器41とは、或る程度の同時作動時間をもった上で切替
えて作動させることもできる。

第12図は第11図に図示のダイナミックメモリの変形例を
示す。第12図において、第１及び第２の基板バイアス発
生器41,42は第11図の場合と同様であるが、第１の基板
バイアス発生器41の作動又は不動作の切替信号として、
第11図の反転自動リフレッシュモード信号▲▼
に代えて、第１及び第２のクロック信号発生器１及び２
のクロック信号φ₁及びφ₂を用いていることが異なる。
第12図に図示の実施例は、インパクトイオン化電流はメ
モリの動作回数に比例することから、メモリ動作に対応
させて基板バイアス発生器を作動させようとするもので
ある。すなわち自動リフレッシュモード時は、第１のロ
ーアドレスストローブ▲▼系のクロック信号発生
器１からのクロック信号φ₁のみが内部リフレッシュク
ロック信号に応じて一定周期で変化するが、この場合は
第２の基板バイアス発生器42のみ作動すればよいから第
１の基板バイアス発生器41は作動する必要はない。また
ページモードで作動する場合はカラムアドレスストロー
ブ▲▼系の第２のクロック信号発生器２からのク
ロック信号φ₂が変化するがこの場合はローアドレスス
トローブ▲▼系の第１クロック信号φ₁がアクテ
ィブ状態に保たれるので、第１の基板バイアス発生器41
は作動する。つまり第１のバイアス発生器41はランダム
アクセス時の両クロック信号φ₁及びφ₂が発生する場合
のみ作動する。

すなわち、第11図の実施例のように自動リフレッシュモ
ードによるモード毎の切替をせずに必要な場合だけ第１
の基板バイアス発生器41を作動させることができ、ラン
ダムアクセス時の基板バイアス発生器の電力消費をも低
減することが可能となる。

さらに第13図を参照してリフレッシュ制御信号発生器３
における電力消費を低減させる場合について説明する。
第13図に図示のメモリにおいては、リフレッシュ制御信
号発生器３が第１のリフレッシュ制御信号発生器31と第
２のリフレッシュ制御信号発生器32とに分割されて構成
されている。第１のリフレッシュ制御信号発生器31は第
14図に図示の如くトランジスタQ₄₀〜Q₄₅及びキャパシタ
QC₄₀，QC₄₁が図示の如く接続されて成るインバータで構
成されたプリリフレッシュイネーブル信号（PRFE,▲
▼）発生部31aとその駆動回路31bとから構成され
ている。

第14図に図示の第１のリフレッシュ制御信号発生器31の
動作について説明する。外部からリフレッシュ駆動信号
▲▼が印加されると、この▲▼信号に
応答して初回の内部リフレッシュ信号▲▼,RFEが
発生し、この▲▼信号により▲▼系の第１
のクロック信号φ₁が第15図に示す第１のクロック信号
発生器1bから発生されて初回のリフレッシュが行なわれ
ることは第13図の図示の実施例の場合と同様である。一
方、外部リフレッシュ信号▲▼がＬレベルに保
持されたまま第２回目のリフレッシュを行うべき16μse
cが経過すると、第６図に図示の如く自動リフレッシュ
モード信号▲▼＝Ｌとなり、第14図の回路にお
ける負荷トランジスタQ₄₁，Q₄₄は遮断状態とされてこの
インバータは不動作となり、駆動回路31bから内部リフ
レッシュ信号▲▼,RFEは出力されなくなる。

自動リフレッシュモードに入った後の内部リフレッシュ
信号は第２のリフレッシュ制御信号発生器32から出力さ
れる。すなわち、この実施例においては、第７図に図示
のリフレッシュ制御信号発生器３を外部リフレッシュ信
号▲▼の最初の変化に応答して内部リフレッシ
ュ信号▲▼,RFEを発生する部分31と、外部リフレ
ッシュ信号▲▼が引続きリフレッシュ指示状態
に保持されているときにリングカウンタ等から構成され
たタイマ回路によって、２回目以降、一定周期で自動的
に内部リフレッシュ信号、この信号を自動内部リフレッ
シュ信号▲▼,RFESと呼ぶ（第６図（Ｆ））を
発生する部分32とに分離している。これに伴ない、第１
のクロック信号発生器1bも第15図に図示の如く構成して
いる。第15図に図示の第１のクロック信号発生器1bはト
ランジスタQ₂₀〜Q₂₅、キャパシタQC₂₀，QC₂₁から成るプ
リイネーブル信号（PRE,▲▼）発生回路11bとそ
の駆動回路12bとから構成されているが、プリイネーブ
ル信号発生回路11bは第８図（ａ）に図示の回路11aと同
じである。一方駆動回路12bには、第８図（ａ）に図示
の駆動回路12aには内部リフレッシュ信号▲▼,RF
Eが印加されているのに比し、自動内部イネーブル信号
▲▼,RFES信号が印加されている。従って第１
のクロック信号発生器1bは反転外部リフレッシュ信号▲
▼に応答した第１のリフレッシュ制御信号発生
器31からの反転内部リフレッシュ信号▲▼により
最初の内部リフレッシュ用のクロック信号φ₁を出力
し、そのまま自動リフレッシュモードに入ったときには
第２回目以降のリフレッシュ動作は第２のリフレッシュ
制御信号発生器32から一定周期で出力される自動内部イ
ネーブル信号▲▼,RFESにより、クロック信号
φ₁が出力されることとなる。ここで、第２のリフレッ
シュ制御信号発生器32は第１のリフレッシュ制御信号発
生器のように外部リフレッシュ信号▲▼に対し
高速応答する必要はないから、小ディメンジョン素子を
用いた低速低消費電流回路で構成することができる。

このように第７図〜第12図に図示の実施例と同じ機能を
保持させつつ、自動リフレッシュモード信号▲
▼により第14図に図示のインバータを有する第１のリフ
レッシュ制御回路31を自動リフレッシュ時に作動させな
いようにしたことによって、リフレッシュ制御回路３に
おける電力消費も約1mA低減されるのである。

第15図に図示の第１のクロック信号発生器1bにおける電
力消費の低減は第７図及び第８図（ａ）に図示の実施例
の場合と同様である。

以上の電力低減対策を総合すると、自動リフレッシュモ
ードにおいて約4mAの電力消費が低減されることが明瞭
である。従って、メモリデータ保持モードにおいてはバ
ッテリィでも充分ダイナミックメモリのメモリ保持を行
うことが可能となる。

さらに尚一層の電力消費低減対策について第16図を参照
して述べる。第16図に図示の半導体装置は、温度に応じ
てリフレッシュサイクルを変化させようとするものであ
る。すなわちリフレッシュサイクルは一般にメモリセル
部のジャンクション温度により洩れ電流が変化するが、
上述の16μsec毎のリフレッシュサイクルはジャンクシ
ョン温度が、例えば85℃の場合を想定しており、この温
度はランダムアクセス時の場合である。ところがデータ
保持モードにおいてはアクセスの回数（頻度）が極端に
少なくなるから消費電力が少なくデバイス温度上昇も低
いのでジャンクション温度も低下する。これにより洩れ
電流も少なくなる。従ってリフレッシュサイクルを上述
の16μsec毎から、ジャンクション温度に応じて、例え
ば50倍程度の800μsec程度まで低下させることが可能と
なる。

厳密にはジャンクション温度を検出して上述の如くリフ
レッシュサイクルを変化させることが望ましいが、メモ
リセル８の表面、又はその周囲の温度等を検出して行う
ことも可能である。第16図に図示の実施例においては、
ジャンクション温度に見合う温度としてメモリセル８の
表面の温度をサーミスタ等で検出し（図示せず）、その
温度の情報を２ビット信号としてアドレス信号入力端子
A₀，A₁経由でリフレッシュ制御信号発生器3bに印加す
る。アドレス信号入力端子A₀，A₁を用いるのは、自動リ
フレッシュ時にはアドレス信号A₀〜A₇は不使用状態であ
るから、これを利用しようとするものであり、他の手段
により温度情報を印加することも可能である。

リフレッシュ制御信号発生器3bに内蔵されて、内部リフ
レッシュ信号周期を定めるための発振器の具体的な回路
を第17図に示す。当該発振器3bはトランジスタQ₅₀〜Q₅₄
が図示の如く接続された第１のインバータ部31b、トラ
ンジスタQ₅₅〜Q₅₈が図示の如く接続された第２のインバ
ータ部32b及びトランジスタQ₆₀〜Q₇₁が図示の如く接続
されたリングオシレータ部33bとから構成されている。
第２のインバータ部32bはTTLレベルのアドレス信号A₀，
A₁をレベル変換するもので、これらレベル変換された出
力が第１のインバータ部31bの入力となっている。一方
第１のインバータ部31bのトランジスタQ₅₁とQ₅₂のgmは
それぞれ、例えばそれらの比gm₅₁：gm₅₂＝1:2に設定さ
れている。従って、アドレス信号A₀，A₁がハイ（Ｈ）又
はロー（Ｌ）の種々の組合せに応じて、トランジスタQ
₅₆のソース部の電圧V_vは下表で示すような値となる。

このようにアドレス信号A₀，A₁、すなわちジャンクショ
ン温度に見合う温度を示す入力に応じて電圧V_vが変化す
る。この電圧V_vを、通常のリングオシレータとは異なっ
て、中間段に挿入されたトランジスタQ₆₃，Q₆₆，Q₆₉を
有するリングオシレータ部33bのこれらトランジスタ
Q₆₃，Q₆₆，Q₆₉のゲートに印加させることにより、リン
グオシレータの発振周波数を変化させるものである。例
えば、ジャンクション温度が85℃に相当する場合のA₀，
A₁をそれぞれ、H,Hとし、40℃に相当する場合をA₀＝L,A
₁＝Ｌと、その間を平均してそれぞれＨ又はＬになるよ
うにして第１表の組合せになるようにする。

すでに述べたように、このように自動リフレッシュ時の
内部リフレッシュ信号▲▼,RFE又は自動内部リフ
レッシュ信号▲▼,RFESの周波数を温度の低下
と共に低下させることにより、在来のリフレッシュ時の
電力消費に比し、格段と電力が低減されることになる。

第18図にさらに他の実施例としての本発明のメモリの構
成図を示す。この実施例においてはリフレッシュ制御信
号発生器3cの外部にPROM5が設けられている。一般にリ
フレッシュ制御発生器内の第17図に図示の如きリングオ
シレータの発振周波数はデバイスのプロセス条件により
相当変化する。そこで発振周波数が所定の範囲内にない
場合、又はより正確な発振周波数を得たい場合、PROM 5
からの信号により発振周波数を補正しようとするもので
ある。すなわち、メモリをウエハー状態でその発振周波
数を試験し、発振周波数に対する補正すべきパラメータ
をPROM 5に記憶させ、PROM 5から信号により第16図及び
第17図に関連づけて述べたのと同様にリングオシレータ
の発振周波数を補正する。

発振周波数の補正に際して、PROM 5には第16図及び第17
図に関連づけて述べた温度補正（温度による発振周波数
の変化）を行い得るようにパラメータを設定しておくこ
とができる。これにより温度による発振周波数の変化と
共に、その温度において所定の範囲内又は正確な発振周
波数でリフレッシュ又はメモリアクセスを行うことが可
能になる。このPROMに使用される記憶素子としては、冗
長メモリを持った時その不良アドレスを記憶させるため
の記憶素子が良い。これらはPoly−Siを電気又はレーザ
ーで切断するものであるが、冗長メモリで十分な実績が
あり、新たにこれを行うためのコストの増大もない。

本発明の実施に際しては、以上に述べた電力消費低減対
策のうち、外部駆動信号▲▼，▲▼の入力
段における定常直流電流遮断手段が必須である外は必要
に応じ個々に実施することも可能であると共に任意の組
合せによって実施することも可能である。これらを総合
的に実現した場合の構成図を第１図に図示する。第１図
において、基板バイアス発生器41の切換動作は自動リフ
レッシュモード信号▲▼かクロック信号φ₁，
φ₂かのいずれかにより行なわれることを示している。
また第１図においては第16図のアドレス入力A₀，A₁又は
第18図のPROMを総合したものとして、リングオシレータ
の発振周波数を調整する発振周波数調整設定器５として
示している。

〔発明の効果〕

以上に述べたように本発明によれば、それぞれが比較的
簡単な回路構成又は回路変更にすることにより、Ｎチャ
ネルダイナミックメモリ等ようなものであってもメモリ
データ保持時における電力消費を大幅に低減させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体記憶装置の構
成図、第２図は従来の半導体記憶装置の構成図、第３図は第２図に図示の半導体記憶装置における第１の
クロック信号発生器の回路図、第４図は第３図に図示の信号発生器の駆動回路図、第５図は第３図及び第４図に図示の回路の信号波形図、第６図（Ａ）〜（Ｆ）は主として本発明の半導体記憶装
置の動作を説明するための信号波形図、第７図は本発明の一実施例としての半導体記憶装置の構
成図、第８図（Ａ）は第７図の半導体記憶装置における第１の
クロック信号発生器の回路図、第８図（Ｂ）は第８図
（ａ）のリフレッシュイネーブル信号を切換える回路
図、第９図は本発明の他の実施例としての半導体記憶装置の
構成図、第10図は第９図の動作タイミング図、第11図は本発明の他の実施例としての半導体記憶装置の
構成図、第12図は第11図の変形形態を示す図、第13図は本発明のさらに他の実施例としての半導体記憶
装置の構成図、第14図は第13図における第１のリフレッシュ制御信号発
生器の回路図、第15図は第13図における第１のクロック信号発生器の回
路図、第16図は本発明の一実施例としての半導体記憶装置の構
成図、第17図は第14図におけるリフレッシュ制御信号発生器の
一部の回路図、第18図は本発明の他の実施例としての半導体記憶装置の
構成図、である。〔符号の説明〕１〜３…第１〜第３のクロック信号発生器、４…基板バ
イアス発生器、５…発振周波数設定器、６…内部アドレ
スカウンタ、７…アドレスバッファ、８…メモリセル。

Claims

【特許請求の範囲】

【請求項１】外部駆動信号に応答して内部クロックパル
スを発生するクロックパルス発生回路及びそのクロック
パルスにより駆動されてメモリアクセス用クロックパル
スを出力する駆動回路を有するクロック信号発生器を具
備し、メモリリフレッシュを指示する外部からの信号に
応答してリフレッシュ動作をする半導体記憶装置におい
て、自動リフレッシュモードが指示されたときには、以降所
定周期ごとに内部リフレッシュクロック信号を自動的に
内部発生する自動リフレッシュ手段と、前記自動リフレ
ッシュモードの期間は前記外部駆動信号をゲートに受
け、インバータを構成する入力トランジスタを介して電
源線間に流れる電流を遮断することにより前記クロック
パルス発生回路を不動作とし、前記内部リフレッシュク
ロック信号に応答して前記クロック信号発生器の前記駆
動回路を作動させる手段を具備することを特徴とする半
導体記憶装置。
【請求項２】前記外部から印加された信号は、メモリセ
ル部の温度と所定の関係を有する信号である、特許請求
の範囲第１項に記載の半導体記憶装置。
【請求項３】前記外部から印加された信号は、所定の周
期でリフレッシュクロック信号を発生する回路の発振周
期を調整する信号を付加した、特許請求の範囲第２項に
記載の半導体記憶装置。
【請求項４】少くともランダムアクセス時に基板バイア
ス能力を有する第１の基板バイアス発生器、及びメモリ
保持時の基板バイアス能力を有する第２の基板バイアス
発生器とを具備し、前記第１の基板バイアス発生器を、
前記自動リフレッシュモード期間中は作動させないよう
にしたことを特徴とする、特許請求の範囲第１項に記載
の半導体記憶装置。