JPS5873096A

JPS5873096A - 半導体メモリ

Info

Publication number: JPS5873096A
Application number: JP56171684A
Authority: JP
Inventors: Akira Osami; 長見　晃
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-10-27
Filing date: 1981-10-27
Publication date: 1983-05-02
Also published as: GB2111777A; GB2111777B; US4570242A; JPH0223957B2; GB8427937D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ダイナｔｙり＠ランダムーアクセス・メモリ
のパワー・ダウン機能、および半導体素子によって構成
された回路に関し、４１に絶縁ゲート型電界効果ト２ン
ジスタを用いた集積回路に関す−るものである。

以下の説明はすべて絶縁ゲート型電界効果トランジスタ
のうち１代表的なＭＯ８）７ンジスタ（以下ＭＯ，８Ｔ
と称す）を用い、かつＮチャネルＭＯ８Ｔで行ない、高
レベルが論理”ｌ”レベルであシ、低レベルが論理１０
ルベルである。しかし。

回路的にはＰチャネルＭＯ８Ｔでも本質的に同様である
。

ＭＯＳダイナミック・ランダム・アクセス・メモリ（以
下ＲＡＭと表わす）は、大容量が望め。

低消費電力で動作するという大きいメリットがあるが、
す７レツシ孤・アドレスのすべての組み合せについて、
定められたりフレッシュ間隔（通常ｇｍ８）でリフレッ
シ、・サイクルを行なわなければならず、ボード・シス
テム上、メモリ周辺にアドレス・カウンタを含めリフレ
ッシ、・タイ２ング・コント党−ルが必要になる。この
リフレッシ、・コントロール専用に通常５〜６個のＩＣ
が使われておシ、システムが小規模になるはど、占有率
が高くなって煩られしい存在となる。そζで。

このリフレッシ１機能部分をチップ内蔵し、す７レツシ
纂コントロール・クロッ／（以下、ＲＦ８Ｈと表わす。

）を外部入力ビンに設けて、規定条件に従ってパルス入
力すれば、自動的にチップ内部でリフレッシ、が行なわ
れるというダイナ建、りＲＡＭがあられれてきている。

Ｒ］［’８Ｈ入カ条件を維持する限バスタティックと同
等に扱えることから擬似スタティックＲＡＭとも呼ばれ
る。

以下図面を用いて説明を行なう。この種のダイナζツク
ＲＡＭのりフレッシ、に関係する回路ブロック図を第１
図に示す。外部入力クロックＣＥは、基本クロックであ
り、活性化すると読み出しおよび書き込みのメモリ・サ
イクルが始まる。即ち、ＣＢが高レベルから低レベルに
遷移して活性状態に入ると、基体クロック発生回路１７
から順次化ずる駆動タイミングによｉｔずＡＯ〜Ａ６の
外部入力アドレスに応じて行ア１°レス・インバータ、
バッファ１４が動作し、各アドレス出力が決まる。次に
これを受けで１行デプーダ１３の選択動作が行なわれ、
デコーダ・バッファ駆動タイミングによシ、入カアドレ
スに対応するセル領域１１のワード線が上昇する。セン
ス、アンプａりが活性化され１選ばれたワード線上のす
べ、てのセルがりフレッシ、される。、センスアンプ動
作が実質的に終了してから１列デ；−ダＱａＫ：よシ選
択セルのディジット線がデータ入出力パスに接−され１
選択セルについて読み出し或いは書き込み動作が行なわ
れる。即ち１通常のメモリ・サイクルでは、外部入力の
行アドレスに対応するワード線上のセルがリフレッＶ＆
されると共に１選択セルの読み出し。

或いは書き込みが行なわれることＫなる。ＲＦ８Ｈｉｊ
、メモリ・サイクルの間は通常非活性、即ち高レベルに
保たれる。メモリ拳サイクルが終了、即ち、読み出し或
いは書き込みが終ゎシ、リセット・プリチャージ動作が
充分性なわれてからＲＦ８πの活性化を受けて、内部リ
フレッシ畠が始まシ得る。内部リフレッシ畠には、２種
類の動作モード＃ｉＬ？、　こｉを禦２図に示す。ＲＦ
８Ｈの高レベルから低レベルへの変化を受けて始まるの
が、パルス−リフレッシ、で第１図に示す内部リフレッ
シ、用クロック発生回路２０が動作し、す７レツシ１・
アドレス−カウンタ１５の内容を行アドレス・インバー
−優バッファ１４の入力に伝えると共に、入カパッファ
・コントロール論理部１６に働きかけて、基本クロック
発生回路１７を動作させる。行アドレス・インバータ・
バッファ１４は。

このとき外部アドレスは切シ離され、リフレ、シ＆’ア
ドレス９カウンタ！８を入力とじて動作する。紡速と同
様に選ばれたワード線上のセルがリフレッＶ１された後
、す７レツシ、動作終了確認信号（以下、ＲＦＥＮＤと
表わす）が上昇するのを受けて、内部り７レツン、用ク
ロック発生回路２０がリセットされると共に、リフレッ
シ、・アドレス嘗カウンタ１５の内容が、インクレメン
トされる。入カバｙ７アコントロール論珊部１６を介し
て、基本クロック発生回路１７がリセットされ。

回路全体がリセット・プリチャージ状態に移行する。も
う１つの内部リフレッシ１は、ＲＦ８Ｈを第２図に示す
ように、Ｉゐ規定時間以上、低レベルに置いたときに得
られるセルフ・リフレッＶ＆である。第１図に示すセル
フ−リフレッシ、・タイマ１９が、内部リフレッシ島の
活性期間中にプリセットされ、ＲＦＷＮＤ　Ｋよ）自動
的にリセット・プリチャージ状態罠なって以降の時間を
計る。このタイマ１９０周期を経過すると、セルフ・リ
フレッシ、・タイマ出力が上昇し、内部リフレッシ、用
クロック発生回路２０を活性状態に移行させる働きをす
る。この結果１．＃述と同様圧して、リフレッシ＆ｅア
ドレス・カウンタ１５で、指定されるワード線上のセル
がリフレｙ　Ｓ’　＆される。リフレッシ凰動作が完了
するとＲＦＥＮＤが上昇し、自動的にリセット・プリチ
ャージ状ＭＫ戻し、すでにプリセットされているタイマ
が作動する。即ち第３図に示すように、ＲＦＡＨを低レ
ベルに置く限シ、この動作が繰シ返され、タイマ周期Ｔ
Ｔの間隔でセルフ・リフレッシュが行なわれ続ける。メ
モリ・サイクル、パルス争すフレッシ晶・サイクルおよ
びセルフ−拳すフレッタ、Ｓサイクルと続くときの電源
電流波形は、現状第４図のように表わされる。これら各
サイクルを通して変わらない値のスタンドパイ電源電流
が流れ、活性動作の定常および過渡電流分と連がる七い
う構成である。メ゛モリＩＩＪｆイクルおよびパルス拳
リフレッシＪＬ　７４　、“規格仕様上の最小サイクル
タイムで動作するコトができ、共に高速動作を志向して
いるのく対し。

セルフ・リフレッシ＆　Ｆｉ、　　リフレッシ−１６を
。

リフレッシ轟・ティクル数セ割うた数の周期で行なえば
よい。例えば１代表的な６４にビットダイナζツクＲＡ
Ｍをとると、リフレッシ、間隔が２ｍｓリフレッシＪＬ
”サイクル数が１２８であシ；＝１５・６２５μｓといリサイクルタイムを、タイ！で保証することくなる
。セルフ・リフレッシｓＯ間の活性期間の幅は、ＩＩ［
ｉ述のように内部リフレｙ　Ｃ／　＆動作が完了次第回
路全体が自動的にリセット１プリチヤージ状態に戻され
る構成のため、最小限の値になっておシ１通常１２０〜
１５０ｎ８の値である。従りてこの間の電源電流は、ス
タンドパイ電源電流に殆んど等しい値になる。セルフ・
リフレＩＩＶ１の有効性は、ＲＦ８Ｈを低レベルに維持
しておくだけで。

ダイナｉｔりＲＡＭであるＫも拘らず、セルの内容を失
なわない。即ちスタティックＲＡＭと同等に扱えること
と、もう一つ社、低速サイクルタイムの動作で、かつ活
性期間幅が最小限のため、消費電力が小さくなることで
ある。現状スタンドパイ電源電流は、６４にダイナンツ
タＲＡＭで３．５〜５、ＯｍＡの値であシ、セルフ・リ
フシッフ１時の電源電流もこれに殆んど等しい値となる
。パワー・ダウンでこのセルフ・リフレッシ轟を用いる
には。

この値は大きすぎ、電池によるパックアブでは。

通常１ｍＡ以下のできるだけ小さい値が要求される。従
来の回路方式では、スタンドバイ電源電流以下になるこ
とは決してなく、この点がセルフ・リフレッシ龜の主な
用途となるパワーダウンに障害となっている。

本発明は、セルフ・リフレッシａ時の電源電流を、スタ
ンドパイ電源電流よシ小さくするという概念、及び、ζ
ｈを実現するための消費電力低減化を志向した回路方式
を提供する仁とを目的と・する。

本″発明によればまず、リフレッシ鳳・コントロール・
クロックを外部ピン人力クロックとして有し、蚊クロッ
クを活性状態にある規定時間以上維持すると、その期間
内蔵のタイ１回路によシ一定時間周期で、リフレッシ凰
動作が生じ、す７レツシ、・アドレス・カウンタを伴な
って、全メモリセルのリフレッＶ＆が自動的に得られ、
スタティック・メそりと同等に扱える機能を有するダイ
ナｔ’ｓクーメそりにおいて、前記タイマ回路にょシ生
じるリフレッＰｘｈ動作が始まってがら、紡記すフレ、
シ、拳コントｐ−ル・クロックが非活性状ｓＫ戻るまで
の期゛間、他の期間よシ直流電流を消費するインバータ
の充電トランジスタ０電流能力を低下させて平均電源電
流を通常メモリサイクルでのスタンドパイ電源電流よシ
値を充分小さくシ。

パワー・ダウン時の使用に有効である半導体メ篭りが得
られる。

この本発明の第１の態様による半導体メモリでは、具体
的には第４図のメモリ・ナイクル、パルス豐り７レツＶ
＆−サイクルおよびセルフ・リフレッシ＆＠サイクルの
電源電流波形が第５図に示すようになる。前２ｔイクル
での波形は同じであるが、タイマ出力を受けてセルフ−
リフレッシ纂に入ると、活性期間およびリセット・プリ
チャージ期間共、直流電流成分が減少している。この結
果として、セルフ・リフレッＶ１時の電源電流をスタン
ドパイ電源電流よシ小さくすることが可能になる。これ
を実現する回路方式が本発明のもう一つの内容である。

本発明の他の態様によれば、ドレインが第１電源、ゲー
トが第１節点、ソースが第２節点に接続される第１の絶
縁ゲート型電界効果トランジスタ（以下、ＩＧＦ′ＢＴ
と略す）第１節点を充電する手段、一方の端子が第１節
点、他端が第２節点に接続される第１のコンデン？１．
ドレインが第２節点。

ゲートが第１クロツク、ソースが第２電源［ｉ続される
第２のＩＧＦＩＴ、　ドレインが第１電源、ゲートが第
３節点′、ソースが第２節点に接続される＃！３のＩＧ
ＦＥＴ、　　ドレインが第２クロツク、ダートが第１電
源、ソースが第３節点に接続される第４のＩＧＦＢＴ、
および一方の端子が第３節点、他端がｊ１ｇ２節点に接
続される［２のコンデンサから成シ１通常動作時は第２
り四ツクを高レベルに保ち、第１および第３のＩ　ＧＦ
　ＥＴで節点２を駆動して、第１クロツクの逆相出力応
答を節点２に比較的高速な遷移時間で生じる一方、パワ
ー・ダウン時には、第２クロツクを低レベルに保ち、第
３のＩＧＦＥＩＴ　を非導通罠して、第１のＩＧＦＢＴ
のみで節点“２を駆動し、第１クロツクの逆相出力応答
を節点２に比較的ゆるやかな遷移時間で生じ、かつ第１
のＩＧＦＥＴの電流能力を小さくして、消費電力の低減
を計れる仁とを特徴とする半導体回路が得られる。

本発明は、直流電流分を減らすことによりて。

セルフ拳すフレ、ツＣ／ａ時の電源電流をスタントノ（
イ電源電流より小さくすることを実現している。

直流電流を流すインバータは、従来第６図のＭＯ８ＴＱ
ｌ〜Ｑ３およびプート・ストラップ拳コンデンサＣＩＫ
より構成され、外ｇＴＴＬレベル・クロック入力をＭＯ
８レベルに変換するインノ（−タ、および第１の１リチ
ャージ−タイミングを発生するインバータに用いられて
−る。入力が高レベルから低レベルに移行すると、ＭＯ
８ＴＱ３が非導通Ｋｌ）、ＭＯ８ＴＱ２によ多出力が上
昇を始メ、　コア　ｆ　ンｔ　ＣＩ　ＫよりＭＯ８Ｔ　
ＱＢが非飽和領域に置かれて、出力は電源レベルまで上
昇する。

これが出発点となりて、タイ々ング発生回路の動作が得
られることになる。所要の動作か終了すゐと、入力が低
レベルから一レベルに変わるととになるが、このとき、
ＭＯ８ＴＱ２は、そのゲートがＭＯ８ＴＱＩＫよシ絶え
ず充電され導通しているたａ６．ＭＯ８Ｔ　ＱＢ　Ｃ）
％流能力ｔＭＯ８ＴＱ２！り充分犬きくと１出力の低レ
ベルや閾値電圧を越えて次段に影響を与えないよう、低
く抑えなければならない。ＭＯ８ＴＱ２ｓ？よびＱＢを
通して、仁の間。

直流電流が流れる。ＭＯ８ＴＱ２の電流能力は、速度を
大きく左右すると共に、直流電流の大きさにその１１効
＜元め、必要最小限に設定せざるを得ない。従来ｔｉ、
メモリ・サイ、タル、ノ（ルス・す７レツＶ＆ψサイク
ルおよびセルフ・リフレツＶトサイクルすべてが同じ速
度の回路動作であシ。

セルフ−リフレッシ、・サイクル時でも、スタンドパイ
電流以下にすることはできない。必要な速度を得るため
のスタントノ（イ電流ということで思うように小さくで
きないわけである。

本発明の基本構成は、従来の回路に、第６図の点線枠内
の回路を加えることと、ＭＯ８ＴＱ２の電流能力を所要
のセルフーリフレツＶ＆・サイクル時の電源電流が得ら
れるまで落すことである。クロックφは、メ峰り・サイ
クルおよび〕（ルス・リフレ１　Ｖ　ＪＬ・サイクルで
は電源レベルに保たれる一方、タイマ出力が活性化され
て、−にルフ・す７レツシ、・サイクルに入ると、低レ
ベルに移行するように設定する。メモリ・ティタルおよ
びノ（ルス惨り７レツシ、拳サイクルでは入力が高レベ
ルから低レベルになると、ＭＯ８ＴＱ２およびＱ５の両
方が出力を駆動し、それぞれコンテン？ｃｔ。

Ｃ２により、非飽和領域に置かれて、出力は電源レベル
まで上昇する。入力が高レベルになると１Ｍ０８ＴＱ８
が導通し、出力を閾値電圧より充分低いレベルに置く必
要がある九め、ＭＯ８ＴＱ３の電流能力をＭＯ８ＴＱ２
およびＱＢを合わせ良ものよシ充分大きくしなければな
らない。セルフ・す７しｙ　￥　６時は、メモリ・ティ
タルおよび）（ルス・リフレッシ＆　”サイクルのよう
な高速動作は必要ないため、この間クロック−を低レベ
ルに落とすようにする。ＭＯ８ＴＱ５は非導通にな〕、
出力を駆動することはできない。ＭＯ８ＴＱ！によ〕出
力が駆動され、従来と同じ回路動作になるが、ＭＯ８Ｔ
Ｑ２の電流能力は、タイ建ング発生回路の動作限界およ
び、セルフ−リフレッシ畠・サイクルタイ五によシ許容
される範囲で小さくすることができる。従って、メそり
・サイクルおよびパルス・ｙ７レツシ＆−サイクル時の
高速動作はＭＯ８ＴＱ５の電流能力を、従来と同じにし
て得ることになる。

ＭＯ８ＴＱ５が出力を駆動するとき、ＭＯ８ＴＱ２は実
質的には駆動能力はない。このときＭＯ８ＴＱ２のソー
ス拡散容ｉは小さくコンデンサＣ１の両端は同じレベル
変化をする九め、ＭＯ８ＴＱ５からみて、負荷とならな
いという利点がこの構成にＴｏυ。

高速動作を妨げることはない。

本発明の具体的な実施例を以下示す。外部クロック入力
ＣＢおよびＴＬＦ８Ｈｔ−受けるタイ建ング発生回路で
、直流電流を消費する部分を取シ出すと。

従来例は、第７図に示すようになる。通常のメモリ・サ
イクルではＲＦ８Ｈは非活性状態、即ち高レベルにあり
、活性化タイミングＲＦは低レベル。

プリチャージ・タイミングＰＲＯは高レベルに置かれる
。従って、ＭＯ８ＴＱ５ｔｉ、ゲート、６５Ｍ０８ＴＱ
ｌにより充電されるため、導通状態にある。ＣＥが高レ
ベルから低レベルに移行すると、ＭＯ８ＴＱ６が非導通
になり、ＣＥが上昇し、プート・スト２ツブ・コンデン
サＣＩＫよシミ源しベルまで達すする。ＭＯ８ＴＱ９が
導通し、ＰＯは低レベルに移行する。これに続いて基本
クロツタ発生回路が動作し、リード或いはライト・サイ
クルとなる。終了すればＣＥを高レベルに戻し、ＯＲは
低レベル。

ＰＯは電源レベルというスタンドバイ状態にリセットさ
れる。以上よりわかるよう罠、スタンドＩ（イ状態でＦ
ｉＭＯ８ＴＱ４およびＱ１２１メモリｔイクルの活性期
間では、ＭＯ８ＴＱ８およびＱ１２を通して、直流電流
が流れる。ＣＢを高レベルに保りたｔｔ、ＲＦ８Ｈを高
レベルから低レベルに移行すると、ＭＯ８ＴＱＩＯを介
してＭＯ８ＴＱｌ！Ｉが非導通になり、　ＴＬＦが上昇
して電源レベルに達すると共に、それを受けてＰＲＯが
低レベルに移行する。

この結果％ＭＯ８ＴＱ５はゲートが大地電位となって非
導通にな、９．ＣＢが上昇、ＰＧや低レベルに移行して
、リフレツＶ＆・アドレス・カクンタで指定されるワー
ド線のりフレツノ。動作が行なわれる。動作が完了する
と、　ＲＦＰＩＮＤが上昇し、リフレッシ、・タイミン
グ・コントロールのブロックを通して、ＭＯ８ＴＱ１４
が導通して、ＲＦが低レベル、ＰＲＯが電源レベルに自
動的にリセットされる。ＲＦ８Ｈをそのまま低レベルに
置いておくと、タイマが作動し、前述のように、セルフ
・リフレッシ、を起動することＫなる。即ち、タイマ出
力の上昇を受′け、す７レツン、・タイミング・コント
ロールの出力が低レベルニナク−ｒ、ＭＯ８ＴＱ１４が
非導通になる。この結果、′ＦＬＦが上昇。

ＰＲＯが低レベルに移行し、同様に、リフレッシ島動作
が行なわれる。完了すると、ＲＦＥＮＤが上昇し、ＭＯ
８ＴＱ１４を導通させて、自動的にリセット状態に戻す
。以後ＲＦ８Ｈを低レベルに置（限シ、仁の動作の繰シ
返しとなる。このパルス・リフレｙ　Ｖ　＆およびセル
フ・リフレッシ畠においては、活性期間でＭＯ８ＴＱ８
およびＱ１６．リセット・プリチャージ期間で％ＭＯ８
ＴＱ４およびＱ１２を通して直流電流が流れることにな
る。

本発明を適用すると、第７図の回路は、第８図のようＫ
なり、そのタイζフグ波形を第９図に示す。ＭＯ８ＴＱ
８．ＱｌＢ、Ｑ１９およびＱ２５が。

メモリーサイクルおよびパルス・リツレッＶ１・サイク
ルでの高速動作を保証することくなシ、適当な電流能力
が必要になる。タイマ出力が上昇して、セルフ・リフレ
ッシ＆リサイクルに入ると。

ＭＯＳ　Ｔ　Ｑ　２６　カ導通Ｌ　、　ＲＦ８Ｈカ低ｖ
　ヘ＃　テＭＯＩＳＴＱ２７が非導通のため、　Ｍｏ５
Ｔｑｓｊが、ゲートが充電されて導通する。パワー・ダ
ウン用のタイ電ングＰＤが低レベルに移行し、メモリ・
サイクルおよびパルスφす７レツＶ＆・サイクルで働い
たＭＯ８ＴＱ８．ＱｌＢ、Ｑ１９およびＱ２５は非導通
になる。これらに代わシ、ＭＯ８ＴＱ４．ＱＩＯ。

Ｑ１６およびＱ２２がそれぞれ出力を駆動する仁とくな
るが、１イクル争タイムは長く余裕があるので、基本ク
ロック発生回路、および内部リフレ１１１ン２用クロッ
ク発生回路が動作し、正常なり７しｔ　Ｖ　ＩＩＬ動作
が得られる範囲で、電流能力を下けることができる。最
初のタイマ出力が上昇してから、セルフ・リフレッシ轟
を終了させて、ＲＦＳＨｔ高レベルに戻すまで、ＭＯ８
ＴＱ８０は導通状態に保たれ、ＰＤはこの間低レベルに
置かれる。

ＭＯ８’ｒＱ２９を通して、直流電流が流れるが、ＰＤ
自体には高速動作は必要ないため、ＭＯ８ＴＱ２９の電
流能力は、所要のセルフ・リフレッＶ瓢時の電流値に見
合うように落とすことができる。第８図の回路において
は、セルフ・す７レツシ、時。

活性期間でＭｏ５Ｔｑｔｏ、ｑｇ２およびＱ２９．リセ
ット・プリチャージ期間でＭＯ８ＴＱ４．Ｑ１６および
Ｑ２９でそれぞれ直流電流が流れることになるが、今ま
＋述べたようにいずれも電流能力を充分小さくできるの
で、直流分は、メモリ會ティクルオヨヒパルス・リフレ
ッＶ＆・サイクルに比べ。

桁違いに小さい値となる。す７レツシ１動作での過渡電
流分には変化がないため、これをセルフ・リフレッシＪ
Ｌ１サイクルで平均化したものが、セルフ・リフレッシ
畠時の電源電流として最も大きい成分になる。現状６４
にダイチンツクＲＡＭレベルてこの値は、　　９．４ｍ
Ａ　９度であシ、紡速の直流分を加えて、セルフ・す７
レツシ、時の電源電流を、規格１ｍＡ以下に抑えること
は充分可能である。３．５〜５．９　ｍＡのスタンドパ
イ電流に比較すると、６分の１の値である。セルフ・リ
フレツシトサイクル゛を終了させる丸め、ＲＦ８Ｈを高
レベルに戻すと％ＭＯ８ＴＱ３０は非導通になシ、第９
図に示すようＫＰＤＦｉ電源レベルまで回復し１次のメ
モリーサイクルに備えることＫなる。ＦＤの電源レベル
は、高レベルが電源レベル以上である基本クロック参タ
イミングφｐを用いＭＯ８ＴＱ３１でり７レツク為され
る。

以上述べたように本発明によれば、セルフ・す７レツク
為時の電源電流を、通常のメモリ・サイクルでのスタン
ドバイ電流の２割穆度に小さくできるという内部す７レ
ツシ島機能付きのダイナｔ、りＲ，ＡＭおよび仁れを実
現する回路方式が得られ、パワー・ダウンの用途に非常
に有効である。

【図面の簡単な説明】

第１図は内部り７しがＶ＆機能を有するダイナ２、りＲ
ＡＭ（擬似スタティックＲＡＭ’）のりフレッシ島に関
係する回路プロがり図を示し、第２図は内部リフレッシ
、の２種類の動作モード・即ちパルス・リフレッシ、お
よびセルフ・９７　ＶッＶ瓢を説明する図、第３図はセ
ルフ・リフレッシ、をさらに具体的に説明する図、第４
図は従来のメモリサイクル、パルス嘲りフレッシ＆”サ
イクルおよびセルフ・リフレッシ、・サイクルにおける
電源電流波形゛を示す図、第５図は本発明によるメそり
での第４図に対応する電源電流波形を示す図、第６図は
本発明のもう１つの基本回路構成を示す図、第７図は、
従来の直流電流を消費するタインング発生回路の具体例
を示す図、第８図は、本発明の具体的な実施例として、
第７図の回路に本発明を適用したものを示す図、第９図
は第８図の回路のタイ建ング波形を示す図である。Ｑｌ〜Ｑ３ト・・・・・ＭＯＳ　）　５’ンジスタ。第６図にト第７図

Claims

【特許請求の範囲】

（１）　　リフレッシ、＠：ｌント四−ルＯり四ｌりを
外部から受け、該クロツタを活性状態にある規定時間以
上維持すると、その期間内蔵のタイマ回路によシ、一定
時間周期でり７レツシ纂動作が生じ。リフレッＶ＆・アドレス・カラｙりを伴なりて。全メモリセルＯリフレ１１Ｖ＆が自動的に得られるダイ
ナ々ｔり・メそりにおいて前記タイマ回路によシ生じる
リフレツ／ａ動作が始まってから、鋺配りフレッシ＆Ｉ
Ｉ：Ｉントロール・クロック＃ｌ非ｍ性状態に戻るまで
の期間、他の期間よＬ直流電流を消費するイン／＜−夕
の充電トランジスタの電流能力を低下させて平均電源電
流を１通常メモリサイクルでのスタントノ（イ電源電流
よシ小さくしたことを特徴とする半導体メ（す。
（２）　　ドレインが第１電源、ゲートが第１節点。ソースがｔＸ２節点く接続される第１の絶縁ゲート■電
界効果トランジスタ（以下、ＩＧＦＢＴと略す）第１節
点を充電せる手段、一方の端子が第１節点。他端が第２節点に接続される第１のコンデ／？。ドレインが第２節点、グー、トが第１クロツク、ソース
がｔｔｐｔ２電源°に接続される第２０ＩＧＦＥＴ、　
　ドレインが第１電源、ゲートが第３節点、ソースが第
２ｊｉ点に接続される第３のＩＧＦＥＴ、　　ドレイン
が第２クロツク、ゲートが第１電源、ソースが第３節点
に接続される第４のＩＧＦｇＴ、および一方の端子が第
３節点、他端が篤２節点く接続される第２の；ンデンサ
から成シ１通常動作時は第２りｃ１＃タヲ高レベルに保
ち、第１および第３のＩＧＦＩＴ　で節点２を駆動して
、第１クロツクの逆相出力♂答を節点２に比較的高速な
遷移時間で生じる一方、パワー争ダウン時には第２クロ
、りを低レベルに保ち、第３のＩＧＦＥＴを非導通にし
て。第１のＩＧＦＥＴのみで節点２を駆動し、第１クロツク
の逆相出力応答を節点２に比較的ゆるやかな遷移時間を
生じ、かつ第１のＩＱＦＢＴの電流能力を小さくして、
消費電力の低減せしめるようＫし良ことを特徴とする半
導体回路。