JPH0147940B2 - - Google Patents
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- JPH0147940B2 JPH0147940B2 JP54100894A JP10089479A JPH0147940B2 JP H0147940 B2 JPH0147940 B2 JP H0147940B2 JP 54100894 A JP54100894 A JP 54100894A JP 10089479 A JP10089479 A JP 10089479A JP H0147940 B2 JPH0147940 B2 JP H0147940B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された回路に
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
関し、特に絶縁ゲート型電界効果トランジスタを
用いた回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用いかつＮチヤネルMOST
で行ない、高レベルが論理１レベルであり、低レ
ベルが論理０レベルである。しかし回路的にはＰ
チヤネルMOSTでも本質的に同様である。
ンジスタのうち代表的なMOSトランジスタ（以
下MOSTと称す）を用いかつＮチヤネルMOST
で行ない、高レベルが論理１レベルであり、低レ
ベルが論理０レベルである。しかし回路的にはＰ
チヤネルMOSTでも本質的に同様である。
現在MOSダイナミツク・ランダムアクセスメ
モリ（以下RAMと称す）の主流は２クロツク、
マルチアドレス入力方式であり、16ピンケースに
収めた4K、16K及び64KビツトのRAMが製品化
されており将来この方式を用いた16ピン156K、
1MビツトのRAMの開発が予想されている、２
本のクロツクは、通常（Row Add−ress
Strobe）、（Column Address Strobe）と
称し、はＸアドレスインバータバツフア、
Ｘデコーダバツフア及びメモリセル・センスアン
プの活性化に寄与し、はＹアドレス・イン
バータ・バツフア、Ｙデコーダ・バツフア及びデ
ータ入出力バス・アンプを活性化すると共に、出
力状態のコントロールを行なう。以下、図面を参
照して、説明を進める。及びの入力方
法によりこの方式では第１図に示す３種類の独特
な動作モードが得られる。(1)のページ・モードは
RASを活性状態に置いたままを複数回活性
化し選択されたワード線上のメモリセルについ
て、リード・サイクル、ライト・サイクル及びリ
ード・モデイフアイ・ライトサイクルを通常の動
作サイクルより短いサイクルタイムで行なえると
いうものである。２及び３は共にリフレツシユ・
サイクルに属し２の ONLY REFRESHは
CASを高レベル、即ち、リセツト状態に置いた
ままのみ活性化することによりリフレツシ
ユが行なわれる。このとき出力は高インピーダン
ス状態に保たれ、実使用上出力のOR構成に対応
でき、活性動作サイクル及びリフレツシユ・サイ
クルの区別を、によりコントロールできる。
３のHIDDEN REFRESHは、通常のリード・サ
イクルで出力データが生じてから、をその
まま活性状態、即ち低レベルに置いてのみ
リセツトし、以降活性化を繰り返すとリフ
レツシユが行なわれると共に出力デーがそのまま
で維持されて有効に利用できる。これら３つの動
作モードに共通して問題となるのは長い時間、論
理レベルを維持することであり、内容はそれぞれ
次の通りである。
モリ（以下RAMと称す）の主流は２クロツク、
マルチアドレス入力方式であり、16ピンケースに
収めた4K、16K及び64KビツトのRAMが製品化
されており将来この方式を用いた16ピン156K、
1MビツトのRAMの開発が予想されている、２
本のクロツクは、通常（Row Add−ress
Strobe）、（Column Address Strobe）と
称し、はＸアドレスインバータバツフア、
Ｘデコーダバツフア及びメモリセル・センスアン
プの活性化に寄与し、はＹアドレス・イン
バータ・バツフア、Ｙデコーダ・バツフア及びデ
ータ入出力バス・アンプを活性化すると共に、出
力状態のコントロールを行なう。以下、図面を参
照して、説明を進める。及びの入力方
法によりこの方式では第１図に示す３種類の独特
な動作モードが得られる。(1)のページ・モードは
RASを活性状態に置いたままを複数回活性
化し選択されたワード線上のメモリセルについ
て、リード・サイクル、ライト・サイクル及びリ
ード・モデイフアイ・ライトサイクルを通常の動
作サイクルより短いサイクルタイムで行なえると
いうものである。２及び３は共にリフレツシユ・
サイクルに属し２の ONLY REFRESHは
CASを高レベル、即ち、リセツト状態に置いた
ままのみ活性化することによりリフレツシ
ユが行なわれる。このとき出力は高インピーダン
ス状態に保たれ、実使用上出力のOR構成に対応
でき、活性動作サイクル及びリフレツシユ・サイ
クルの区別を、によりコントロールできる。
３のHIDDEN REFRESHは、通常のリード・サ
イクルで出力データが生じてから、をその
まま活性状態、即ち低レベルに置いてのみ
リセツトし、以降活性化を繰り返すとリフ
レツシユが行なわれると共に出力デーがそのまま
で維持されて有効に利用できる。これら３つの動
作モードに共通して問題となるのは長い時間、論
理レベルを維持することであり、内容はそれぞれ
次の通りである。
(1) ページモード
の活性動作の最終状態をの活性期
間の巾、維持する必要がある。規格は通常最大
10μsとなつている。
間の巾、維持する必要がある。規格は通常最大
10μsとなつている。
(2) ONLY REFRESH
のリセツト・プリチヤージ状態をこの
リフレツシユ間、維持しなければならない。
RASは、リフレツシユ時間、即ち通常2msの
間隔で活性化されるという条件があるだけで
CASには時間制約がなくクロツクより発
生するタイミングのリセツト・プリチヤージ期
間のレベルは ONLY REFRESHの期間
ずつと論理的に保つ必要がある。
リフレツシユ間、維持しなければならない。
RASは、リフレツシユ時間、即ち通常2msの
間隔で活性化されるという条件があるだけで
CASには時間制約がなくクロツクより発
生するタイミングのリセツト・プリチヤージ期
間のレベルは ONLY REFRESHの期間
ずつと論理的に保つ必要がある。
(3) HIDDEN REFRESH
が低レベルに保たれる期間、出力デー
タ・レベルが有効に維持されなければならな
い。この場合、が低レベルのままが
リセツトされると、より発生するタイミ
ングもリセツトされる構成となつており、その
後が活性化を繰り返しても、リセツト状
態に保たれる。従つて ONLY
REFRESHと同様より発生するタイミン
グは、リセツトプリチヤージ期間でのレベルを
HIDDEN REFRESHの期間ずつと論理的に保
つ必要がある。
タ・レベルが有効に維持されなければならな
い。この場合、が低レベルのままが
リセツトされると、より発生するタイミ
ングもリセツトされる構成となつており、その
後が活性化を繰り返しても、リセツト状
態に保たれる。従つて ONLY
REFRESHと同様より発生するタイミン
グは、リセツトプリチヤージ期間でのレベルを
HIDDEN REFRESHの期間ずつと論理的に保
つ必要がある。
従来、これらのレベル維持について、まず(1)は
回路的な処置は施してなく活性期間の最大
巾において、選択ワード線の高レベルなど活性動
作の最終状態が維持されることを前提にしてい
る。(2)及び(3)におけるより発生するタイミ
ングのリセツト・プリチヤージ状態のレベル維持
は、例えば第２図に示す回路のように行なわれて
いる。YPはより発生するプリチヤージ系タ
イミングであり動作は次のように説明される。
CASが低レベルから高レベルに移行すると
MOST O3は、MOST Q2より電流能力が充分大
きく節点２は閾値電圧以下の低レベルとなる。
MOST Q4が非導通になる一方、の高レベル
によりMOST Q5が導通するため節点３は大地電
位に移行する。MOST Q8が非導通になると
MOST Q7を通して節点５即ちYPが上昇し始め
ブート・ストラツプコンデンサＣ４Ｆにより、節
点４が VDD−閾値電圧＋C4F／C4＋C4F×V5… (1) というレベルまで上昇してMOST Q7は非飽和領
域に駆動され、YPはVDDレベルに達する。ここ
でＣ４は節点４の容量であり、V5は節点５の電
圧である。 ONLY REFRESH及び
HIDDEN REFRESHの期間ではYPはこのまま
VDDレベルに維持されなければならない。MOST
Q9，Q10及びブート・ストラツプ・コンデンサＣ
６Ｆはのリセツト・プリチヤージ期間に上
昇するタイミングXPを受けて、YPのVDDレベル
をリフレツシユするように働く。即ち、XPが大
地電位からVDDレベルに上昇すると、節点６が VDD−閾値電圧＋C6F／C6＋C6F×VDD… (2) というレベルに達し、MOST Q9が非飽和領域に
駆動されて、YPのVDDレベルをリフレツシユす
る。ここでＣ６は節点６の容量である。節点６は
RASが低レベル、即ち活性期間では（VDD−閾値
電圧）レベル、高レベル即ちリセツト・プリチヤ
ージ期間で(2)式のレベルとなる。従つてMOST
Q9は常に導通するためYPが低レベルの期間
MOST Q9及びQ8を通して直流電流が流れる。
MOST Q9の電流能力は小さくて済むものの、直
流的な電力消費を伴なうことは難点である。(3)の
出力データレベルの維持に関して、第３図に示す
回路が用いられている。節点３及び節点４は、デ
ータ出力バツフアの出力であり、互いに補の論理
レベルが生じ、節点５即ち出力端子にデータをも
たらす。HIDDEN REFRESHにおいては、
RASクロツクにより節点３及び節点４のレベル
をリフレツシユする必要がある。データ出力バツ
フアが応答して、節点４が大地電位からVDDレベ
ルに上昇する一方、節点３は大地電位のままで出
力端子に高レベルデータが生じる場合を考える
と、MOST Q5を通して、節点２が充電され
（VDD−閾値電圧）レベルまで上昇する。節点３
は大地電位のままであるから、節点１は充電され
ることはなく、節点２の上昇によりMOST Q3が
導通するため、やはり大地電位に保たれる。
CASが低レベルのままがリセツトされると
節点３及び節点４のレベルは、そのままダイナミ
ツクに維持され出力端子には有効なデータが保た
れる。がリセツトされるまでは、この状態
を接続しなければならずMOSTQ1〜Q6及び、ブ
ート・ストラツプコンデンサＣ１Ｆ，Ｃ２Ｆは、
この間のリセツト・プリチヤージ期間にXP
の上昇を受けて、節点３及び節点４のレベルをリ
フレツシユする機能を有する。XPが大地電位か
らVDDレベルに上昇すると、ブート・ストラツプ
コンデンサＣ２Ｆにより、節点２が VDD−閾値電圧＋C2F／C2＋C2F×VDD… (3) まで上昇し、MOST Q6が非飽和領域に駆動され
て節点４をVDDレベルにリフレツシユする。ここ
で、Ｃ２は節点２の容量である。一方XPの上昇
を受けてブト・ストラツプ・コンデンサＣ１Ｆに
より節点１も上昇しようとするが節点２の高レベ
ルによりMOST Q3が導通しており、上昇を抑え
るよう働く。節点４のVDDレベルがリフレツシユ
されるとMOST Q7により節点３が大地電位にリ
フレツシユされることになる。節点３が高レベ
ル、節点４が低レベルで出力端子が低レベル・デ
ータの場合も同様に説明される。このように
CASが低レベルに保たれての活性化が繰り
返されるとのリセツト・ブリチヤージ期間
に節点３及び節点４のレベル・リフレツシユが行
なわれる。この構成では節点４が高レベルの場
合、節点２のMOST Q5による充電が完全でない
とがリセツトされて節点４が高インピーダ
ンスの高レベルになればMOST Q5を通して節点
４の充電電荷の１部が節点２に移り節点４のレベ
ルが低下するという問題が生じ得る。特に
が活性化され出力端子にデータが生じてから、
RASがリセツトされるまでの期間が短い場合、
問題となり出力端子の高レベル・データのレベル
低下に至つてしまう。
回路的な処置は施してなく活性期間の最大
巾において、選択ワード線の高レベルなど活性動
作の最終状態が維持されることを前提にしてい
る。(2)及び(3)におけるより発生するタイミ
ングのリセツト・プリチヤージ状態のレベル維持
は、例えば第２図に示す回路のように行なわれて
いる。YPはより発生するプリチヤージ系タ
イミングであり動作は次のように説明される。
CASが低レベルから高レベルに移行すると
MOST O3は、MOST Q2より電流能力が充分大
きく節点２は閾値電圧以下の低レベルとなる。
MOST Q4が非導通になる一方、の高レベル
によりMOST Q5が導通するため節点３は大地電
位に移行する。MOST Q8が非導通になると
MOST Q7を通して節点５即ちYPが上昇し始め
ブート・ストラツプコンデンサＣ４Ｆにより、節
点４が VDD−閾値電圧＋C4F／C4＋C4F×V5… (1) というレベルまで上昇してMOST Q7は非飽和領
域に駆動され、YPはVDDレベルに達する。ここ
でＣ４は節点４の容量であり、V5は節点５の電
圧である。 ONLY REFRESH及び
HIDDEN REFRESHの期間ではYPはこのまま
VDDレベルに維持されなければならない。MOST
Q9，Q10及びブート・ストラツプ・コンデンサＣ
６Ｆはのリセツト・プリチヤージ期間に上
昇するタイミングXPを受けて、YPのVDDレベル
をリフレツシユするように働く。即ち、XPが大
地電位からVDDレベルに上昇すると、節点６が VDD−閾値電圧＋C6F／C6＋C6F×VDD… (2) というレベルに達し、MOST Q9が非飽和領域に
駆動されて、YPのVDDレベルをリフレツシユす
る。ここでＣ６は節点６の容量である。節点６は
RASが低レベル、即ち活性期間では（VDD−閾値
電圧）レベル、高レベル即ちリセツト・プリチヤ
ージ期間で(2)式のレベルとなる。従つてMOST
Q9は常に導通するためYPが低レベルの期間
MOST Q9及びQ8を通して直流電流が流れる。
MOST Q9の電流能力は小さくて済むものの、直
流的な電力消費を伴なうことは難点である。(3)の
出力データレベルの維持に関して、第３図に示す
回路が用いられている。節点３及び節点４は、デ
ータ出力バツフアの出力であり、互いに補の論理
レベルが生じ、節点５即ち出力端子にデータをも
たらす。HIDDEN REFRESHにおいては、
RASクロツクにより節点３及び節点４のレベル
をリフレツシユする必要がある。データ出力バツ
フアが応答して、節点４が大地電位からVDDレベ
ルに上昇する一方、節点３は大地電位のままで出
力端子に高レベルデータが生じる場合を考える
と、MOST Q5を通して、節点２が充電され
（VDD−閾値電圧）レベルまで上昇する。節点３
は大地電位のままであるから、節点１は充電され
ることはなく、節点２の上昇によりMOST Q3が
導通するため、やはり大地電位に保たれる。
CASが低レベルのままがリセツトされると
節点３及び節点４のレベルは、そのままダイナミ
ツクに維持され出力端子には有効なデータが保た
れる。がリセツトされるまでは、この状態
を接続しなければならずMOSTQ1〜Q6及び、ブ
ート・ストラツプコンデンサＣ１Ｆ，Ｃ２Ｆは、
この間のリセツト・プリチヤージ期間にXP
の上昇を受けて、節点３及び節点４のレベルをリ
フレツシユする機能を有する。XPが大地電位か
らVDDレベルに上昇すると、ブート・ストラツプ
コンデンサＣ２Ｆにより、節点２が VDD−閾値電圧＋C2F／C2＋C2F×VDD… (3) まで上昇し、MOST Q6が非飽和領域に駆動され
て節点４をVDDレベルにリフレツシユする。ここ
で、Ｃ２は節点２の容量である。一方XPの上昇
を受けてブト・ストラツプ・コンデンサＣ１Ｆに
より節点１も上昇しようとするが節点２の高レベ
ルによりMOST Q3が導通しており、上昇を抑え
るよう働く。節点４のVDDレベルがリフレツシユ
されるとMOST Q7により節点３が大地電位にリ
フレツシユされることになる。節点３が高レベ
ル、節点４が低レベルで出力端子が低レベル・デ
ータの場合も同様に説明される。このように
CASが低レベルに保たれての活性化が繰り
返されるとのリセツト・ブリチヤージ期間
に節点３及び節点４のレベル・リフレツシユが行
なわれる。この構成では節点４が高レベルの場
合、節点２のMOST Q5による充電が完全でない
とがリセツトされて節点４が高インピーダ
ンスの高レベルになればMOST Q5を通して節点
４の充電電荷の１部が節点２に移り節点４のレベ
ルが低下するという問題が生じ得る。特に
が活性化され出力端子にデータが生じてから、
RASがリセツトされるまでの期間が短い場合、
問題となり出力端子の高レベル・データのレベル
低下に至つてしまう。
本発明は従来の16ピン系RAMで用いられてい
る ONLY REFRESH及びHIDDEN
REFRESHにおける系タイミングによる
CAS系回路のレベル・リフレツシユ回路の上述
の問題点を取り除くことを目的とする。
る ONLY REFRESH及びHIDDEN
REFRESHにおける系タイミングによる
CAS系回路のレベル・リフレツシユ回路の上述
の問題点を取り除くことを目的とする。
本発明によれば真入力節点及び補入力節点を有
しドレインが第１電源、ゲートが真入力節点、ソ
ースが第１節点に接続される第１のIGFET、ド
レインが第１電源、ゲートが第１節点、ソースが
真入力節点に接続される第２のIGFET、ドレイ
ンが第１節点、ゲートが補入力節点、ソースが第
２電源に接続される第３のIGFET及び１端が第
１節点、他端が第１クロツクに接続される第１の
コンデンサから構成され、第１クロツクの活性化
により真入力節点の第１電源レベルに等しい高レ
ベルが再生されることを特徴とする半導体回路が
得られ上記の目的を達成できる。
しドレインが第１電源、ゲートが真入力節点、ソ
ースが第１節点に接続される第１のIGFET、ド
レインが第１電源、ゲートが第１節点、ソースが
真入力節点に接続される第２のIGFET、ドレイ
ンが第１節点、ゲートが補入力節点、ソースが第
２電源に接続される第３のIGFET及び１端が第
１節点、他端が第１クロツクに接続される第１の
コンデンサから構成され、第１クロツクの活性化
により真入力節点の第１電源レベルに等しい高レ
ベルが再生されることを特徴とする半導体回路が
得られ上記の目的を達成できる。
本発明の構成を第４図に動作波形を第５図に示
す。節点１及び節点２は互いに補の論理レベルに
あり、節点１が大地電位からVDDレベルに変化す
る場合を考えると初期状態ではMOST Q1は非導
通MOST Q2は導通であるから節点３は大地電位
にある。節点１の上昇を受けMOST Q1を通して
節点３が充電され（VDD−閾値電圧）レベルまで
達する。節点１がVDDレベル、節点２が大地電位
に置かれる間、クロツクφが活性化され大地電位
からVDDレベルまで上昇するとすれば節点３がブ
ート・ストラツプ・コンデンサＣ３Ｆにより VDD−閾値電圧＋C3F／C3＋C3F×VDD… (4) というレベルまで持ち上げられる。この結果
MOST Q3が非飽和領域に駆動され節点１をVDD
レベルに充電するように働いて節点１のレベル・
リフレツシユが行なわれる。その後のφのレベル
変化に伴ない節点３はφが低レベルの間は（VDD
−閾値電圧）レベル、高レベルの間は(4)式のレベ
ルとなりφが高レベルの間に節点１のレベル・リ
フレツシユが繰り返される。節点１が低レベル、
節点２が高レベルに変化するとMOST Q1が非導
通、MOST Q2が導通し、節点３は大地電位に移
行して、MOST Q3が非導通となる。この間φが
活性化されても、節点３はMOST Q2により低レ
ベルに抑えられ、MOST Q3は導通しない。この
ようにMOST Q1〜Q3及びプート・ストラツプ・
コンデンサＣ３Ｆは節点１のVDDに等しい高レベ
ルをクロツクφによりリフレツシユする機能のみ
有する。
す。節点１及び節点２は互いに補の論理レベルに
あり、節点１が大地電位からVDDレベルに変化す
る場合を考えると初期状態ではMOST Q1は非導
通MOST Q2は導通であるから節点３は大地電位
にある。節点１の上昇を受けMOST Q1を通して
節点３が充電され（VDD−閾値電圧）レベルまで
達する。節点１がVDDレベル、節点２が大地電位
に置かれる間、クロツクφが活性化され大地電位
からVDDレベルまで上昇するとすれば節点３がブ
ート・ストラツプ・コンデンサＣ３Ｆにより VDD−閾値電圧＋C3F／C3＋C3F×VDD… (4) というレベルまで持ち上げられる。この結果
MOST Q3が非飽和領域に駆動され節点１をVDD
レベルに充電するように働いて節点１のレベル・
リフレツシユが行なわれる。その後のφのレベル
変化に伴ない節点３はφが低レベルの間は（VDD
−閾値電圧）レベル、高レベルの間は(4)式のレベ
ルとなりφが高レベルの間に節点１のレベル・リ
フレツシユが繰り返される。節点１が低レベル、
節点２が高レベルに変化するとMOST Q1が非導
通、MOST Q2が導通し、節点３は大地電位に移
行して、MOST Q3が非導通となる。この間φが
活性化されても、節点３はMOST Q2により低レ
ベルに抑えられ、MOST Q3は導通しない。この
ようにMOST Q1〜Q3及びプート・ストラツプ・
コンデンサＣ３Ｆは節点１のVDDに等しい高レベ
ルをクロツクφによりリフレツシユする機能のみ
有する。
本発明の具体的な実施例を、第２図及び第３図
の回路に本発明を適用した形で説明する。第２図
のCAS系プリチヤージ・タイミングYPの発生回
路に適用したときの回路を第６図に動作波形を第
７図に示す。CASが低レベルから高レベルに移
行して、リセツト・プリチヤージ期間に入り、
YPがVDDレベルに上昇するまでは前述の通りで
ある。YPの上昇を受け、MOST Q9を通して節
点６が充電され（VDD−閾値電圧）レベルまで上
昇する。ここで、節点３はYPの上昇より前に大
地電位に至り、MOST Q10は非導通となつてい
る。のリセツト・プリチヤージ期間中に
RASの活性化や繰り返されるとのリセツ
ト・プリチヤージ期間において上昇するXPを受
けて、節点６がブート・ストラツプ・コンデンサ
Ｃ６Ｆにより VDD−閾値電圧＋C6F／C6＋C6FVDD… (5) というレベルまで上昇する。但しＣ６は節点６の
容量を表わし、XPの高レベル、低レベルをそれ
ぞれVDD、大地電位としている。MOST Q11は非
飽和領域に駆動されYPのVDDレベルをリフレツ
シユする。節点６は、XPが低レベルのとき
（VDD−閾値電圧）レベル、高レベルのとき(5)式
のレベルになり、XPが高レベルになるYPのVDD
レベル・リフレツシユが繰り返される。この後
CASが高レベルが低レベルに移行するとが
常により先行して活性化されるため系
の活性化タイミングRAS１は既にVDDレベルに上
昇しておりまず節点２がVDDレベルまで、次いで
節点３が（VDD−閾値電圧）レベルまで上昇す
る。MOST Q8はMOST Q7より電流能力が充分
大きく、YPは閾値電圧より充分低い低レベルに
移行する。従つて、MOST Q9は非導通になる一
方、MOST Q10は導通し、節点６は大地電位と
なる。MOST Q11が非導通になるため従来の第
２図の回路におけるようにレベル・リフレツシユ
回路で直流電流が流れることはない。
の回路に本発明を適用した形で説明する。第２図
のCAS系プリチヤージ・タイミングYPの発生回
路に適用したときの回路を第６図に動作波形を第
７図に示す。CASが低レベルから高レベルに移
行して、リセツト・プリチヤージ期間に入り、
YPがVDDレベルに上昇するまでは前述の通りで
ある。YPの上昇を受け、MOST Q9を通して節
点６が充電され（VDD−閾値電圧）レベルまで上
昇する。ここで、節点３はYPの上昇より前に大
地電位に至り、MOST Q10は非導通となつてい
る。のリセツト・プリチヤージ期間中に
RASの活性化や繰り返されるとのリセツ
ト・プリチヤージ期間において上昇するXPを受
けて、節点６がブート・ストラツプ・コンデンサ
Ｃ６Ｆにより VDD−閾値電圧＋C6F／C6＋C6FVDD… (5) というレベルまで上昇する。但しＣ６は節点６の
容量を表わし、XPの高レベル、低レベルをそれ
ぞれVDD、大地電位としている。MOST Q11は非
飽和領域に駆動されYPのVDDレベルをリフレツ
シユする。節点６は、XPが低レベルのとき
（VDD−閾値電圧）レベル、高レベルのとき(5)式
のレベルになり、XPが高レベルになるYPのVDD
レベル・リフレツシユが繰り返される。この後
CASが高レベルが低レベルに移行するとが
常により先行して活性化されるため系
の活性化タイミングRAS１は既にVDDレベルに上
昇しておりまず節点２がVDDレベルまで、次いで
節点３が（VDD−閾値電圧）レベルまで上昇す
る。MOST Q8はMOST Q7より電流能力が充分
大きく、YPは閾値電圧より充分低い低レベルに
移行する。従つて、MOST Q9は非導通になる一
方、MOST Q10は導通し、節点６は大地電位と
なる。MOST Q11が非導通になるため従来の第
２図の回路におけるようにレベル・リフレツシユ
回路で直流電流が流れることはない。
第３図の出力回路部分に本発明を適用したとき
の回路を第８図に動作波形を第９図に示す。共に
大地電位にリセツトされる節点３、節点４につい
て節点３はそのままで節点４がVDDレベルまで上
昇し、節点５の出力端子に高レベル・データがあ
らわれる場合を考えると節点４の上昇を受け、
MOST Q4を通して節点２が（VDD−閾値電圧）
レベルまで充電される。このためMOST Q3が導
通しMOST Q2は非導通であるから節点１は大地
電位となる。この状態が続く間系プリチヤ
ージ・タイミングXPが活性化されると、ブー
ト・ストラツプ・コンデンサＣ２Ｆにより節点２
が VDD−閾値電圧＋Ｃ２Ｆ／C2＋C2F×VDD… (6) というレベルまで上昇する。但し、Ｃ２は節点２
の容量を表わし、XPは大地電位からVDDレベル
に変化するとしている。MOST Q6が非飽和領域
に駆動され、節点４のVDDレベルがリフレツシユ
される。節点２はXPが低レベルのとき（VDD−
閾値電圧）レベル、高レベルのとき(6)式のレベル
になりXPが高レベルになる度毎に節点４のVDD
レベル・リフレツシユが繰り返される。ブート・
ストラツプ・コンデンサＣ１Ｆにより、XPの上
昇を受けて節点１も上昇する向きとなるが節点２
の高レベルによりMOST Q3が導通してこれを抑
える。この場合節点２は節点４のVDDレベルをリ
フレツシユするように働くだけで第３図の回路の
ように節点４のレベルに悪影響を与える可能性は
存在しない。
の回路を第８図に動作波形を第９図に示す。共に
大地電位にリセツトされる節点３、節点４につい
て節点３はそのままで節点４がVDDレベルまで上
昇し、節点５の出力端子に高レベル・データがあ
らわれる場合を考えると節点４の上昇を受け、
MOST Q4を通して節点２が（VDD−閾値電圧）
レベルまで充電される。このためMOST Q3が導
通しMOST Q2は非導通であるから節点１は大地
電位となる。この状態が続く間系プリチヤ
ージ・タイミングXPが活性化されると、ブー
ト・ストラツプ・コンデンサＣ２Ｆにより節点２
が VDD−閾値電圧＋Ｃ２Ｆ／C2＋C2F×VDD… (6) というレベルまで上昇する。但し、Ｃ２は節点２
の容量を表わし、XPは大地電位からVDDレベル
に変化するとしている。MOST Q6が非飽和領域
に駆動され、節点４のVDDレベルがリフレツシユ
される。節点２はXPが低レベルのとき（VDD−
閾値電圧）レベル、高レベルのとき(6)式のレベル
になりXPが高レベルになる度毎に節点４のVDD
レベル・リフレツシユが繰り返される。ブート・
ストラツプ・コンデンサＣ１Ｆにより、XPの上
昇を受けて節点１も上昇する向きとなるが節点２
の高レベルによりMOST Q3が導通してこれを抑
える。この場合節点２は節点４のVDDレベルをリ
フレツシユするように働くだけで第３図の回路の
ように節点４のレベルに悪影響を与える可能性は
存在しない。
以上述べたように本発明によれば一旦VDDレベ
ルに上昇した節点についてクロツクによりレベル
リフレツシユする回路機能が従来の例でみられる
欠点を除いた形で得られる。
ルに上昇した節点についてクロツクによりレベル
リフレツシユする回路機能が従来の例でみられる
欠点を除いた形で得られる。
第１図１〜３はそれぞれクロツクによるレベ
ル・リフレツシユが有効となる16ピン系RAMに
おける動作モードを示し、第２図及び第３図は従
来のレベル・リフレツシユ回路の例を示す回路
図、第４図は本発明の基本構成を示す図、第５図
はその動作波形を示す図、第６図は本発明の実施
例を示す回路図、第７図はその動作波形を示す
図、第８図は本発明の他の実施例を示す図、第９
図はその動作波形を示す図である。 図において、１〜５…節点、Q1〜Q10…MOS
トランジスタ、Ｃ１Ｆ〜Ｃ６Ｆ…ブート・ストラ
ツプ・コンデンサ。
ル・リフレツシユが有効となる16ピン系RAMに
おける動作モードを示し、第２図及び第３図は従
来のレベル・リフレツシユ回路の例を示す回路
図、第４図は本発明の基本構成を示す図、第５図
はその動作波形を示す図、第６図は本発明の実施
例を示す回路図、第７図はその動作波形を示す
図、第８図は本発明の他の実施例を示す図、第９
図はその動作波形を示す図である。 図において、１〜５…節点、Q1〜Q10…MOS
トランジスタ、Ｃ１Ｆ〜Ｃ６Ｆ…ブート・ストラ
ツプ・コンデンサ。
Claims (1)
- １ 単一の導電型の絶縁ゲート型電界効果トラン
ジスタによつて構成された回路において、真入力
節点及び補入力節点を有し、第１電源と第１節点
との間に接続されゲートが真入力節点に接続され
る第１の絶縁ゲート型電界効果トランジスタと、
第１電源と真入力節点との間に接続されゲートが
第１節点に接続された第２の絶縁ゲート型電界効
果トランジスタと、第１節点と第２電源との間に
接続されゲートが補入力節点に接続される第３の
絶縁ゲート型電界効果トランジスタと、一端が前
記第１節点に他端にクロツクが印加される第１の
コンデンサとを備え、該クロツクの活性化により
真入力節点の電位が該第１電源レベルに近い時に
該真入力節点を前記第１電源レベルに等しい高レ
ベルに再生することを特徴とする半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089479A JPS5625291A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
| US06/175,796 US4387308A (en) | 1979-08-07 | 1980-08-06 | Semiconductor circuit |
| EP80302701A EP0025273B1 (en) | 1979-08-07 | 1980-08-07 | Semiconductor refresh circuit in dynamic random access memory |
| DE8080302701T DE3068306D1 (en) | 1979-08-07 | 1980-08-07 | Semiconductor refresh circuit in dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10089479A JPS5625291A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5625291A JPS5625291A (en) | 1981-03-11 |
| JPH0147940B2 true JPH0147940B2 (ja) | 1989-10-17 |
Family
ID=14286034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10089479A Granted JPS5625291A (en) | 1979-08-07 | 1979-08-07 | Semiconductor circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4387308A (ja) |
| EP (1) | EP0025273B1 (ja) |
| JP (1) | JPS5625291A (ja) |
| DE (1) | DE3068306D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619585A (en) * | 1979-07-26 | 1981-02-24 | Toshiba Corp | Semiconductor memory unit |
| JPS5782281A (en) * | 1980-11-07 | 1982-05-22 | Hitachi Ltd | Output level storage circuit |
| DE3108385C2 (de) * | 1981-03-05 | 1982-12-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Ansteuerung eines Leistungs-Feldeffekt-Schalttransistors und Schaltungsanordnungen zur Durchführung des Verfahrens |
| JPS6083297A (ja) * | 1983-10-13 | 1985-05-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940054A (ja) * | 1972-08-18 | 1974-04-15 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3743862A (en) * | 1971-08-19 | 1973-07-03 | Texas Instruments Inc | Capacitively coupled load control |
| JPS5727545B2 (ja) * | 1972-11-06 | 1982-06-11 | ||
| US4000413A (en) * | 1975-05-27 | 1976-12-28 | Intel Corporation | Mos-ram |
| JPS5922316B2 (ja) * | 1976-02-24 | 1984-05-25 | 株式会社東芝 | ダイナミツクメモリ装置 |
| US4069475A (en) * | 1976-04-15 | 1978-01-17 | National Semiconductor Corporation | MOS Dynamic random access memory having an improved sense and restore circuit |
-
1979
- 1979-08-07 JP JP10089479A patent/JPS5625291A/ja active Granted
-
1980
- 1980-08-06 US US06/175,796 patent/US4387308A/en not_active Expired - Lifetime
- 1980-08-07 DE DE8080302701T patent/DE3068306D1/de not_active Expired
- 1980-08-07 EP EP80302701A patent/EP0025273B1/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940054A (ja) * | 1972-08-18 | 1974-04-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3068306D1 (en) | 1984-07-26 |
| EP0025273A2 (en) | 1981-03-18 |
| JPS5625291A (en) | 1981-03-11 |
| EP0025273B1 (en) | 1984-06-20 |
| EP0025273A3 (en) | 1981-09-23 |
| US4387308A (en) | 1983-06-07 |
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