JPS6083297A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6083297A JPS6083297A JP58192981A JP19298183A JPS6083297A JP S6083297 A JPS6083297 A JP S6083297A JP 58192981 A JP58192981 A JP 58192981A JP 19298183 A JP19298183 A JP 19298183A JP S6083297 A JPS6083297 A JP S6083297A
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- whose
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-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、例えば、ダイナミックＭＯ８ＲＡＭのベルを
長時間保持することができる半導体集積回路に関するも
のである１゜ そして、本発明はＮチャネルのダイナミックＭＯ８ＲＡ
Ｍに最もよく適用できるので、以下、これを例にとって
説明する。
長時間保持することができる半導体集積回路に関するも
のである１゜ そして、本発明はＮチャネルのダイナミックＭＯ８ＲＡ
Ｍに最もよく適用できるので、以下、これを例にとって
説明する。
従来の出力信号を電源電圧ｖｃｃ以−ヒに昇圧する半導
体集積回路の一例を第１図に示し説明すると、図におい
て、１，２はＭＯＳ ）ランジスタで、そのＭＯＳ）ラ
ンジスタ１のゲートは駆動信号Φ。
体集積回路の一例を第１図に示し説明すると、図におい
て、１，２はＭＯＳ ）ランジスタで、そのＭＯＳ）ラ
ンジスタ１のゲートは駆動信号Φ。
が印加される入力端子に接続され、ドレインは電源電圧
ｖｃｃが印加される電源端子に接続され、ソースは出力
信号Φ８が得られる出力端子に接続されている。また、
ＭＯＳトランジスタ２のゲートは駆動信号Φ２が印加さ
れ名入力端子に接続され、ドレインは出力信号Φ８が得
られる出力端子に接続され、ソースは接地（Ｏｖ）に接
続されている。
ｖｃｃが印加される電源端子に接続され、ソースは出力
信号Φ８が得られる出力端子に接続されている。また、
ＭＯＳトランジスタ２のゲートは駆動信号Φ２が印加さ
れ名入力端子に接続され、ドレインは出力信号Φ８が得
られる出力端子に接続され、ソースは接地（Ｏｖ）に接
続されている。
そして、３は昇圧用多量で、その一端は出力信号ΦＢが
得られる出力端子に接続され、他端には昇圧信号Φ３が
印加されるように構成されている。
得られる出力端子に接続され、他端には昇圧信号Φ３が
印加されるように構成されている。
このように構成された回路の動作を第２図に示すタイム
チャートを参照して説明する。
チャートを参照して説明する。
まず、時間ｔ□において、（ａ）に示す駆動信号Φ１が
Ｏｖから″″ＨＨルベルち上ると同時に（Ｉ＋）に示す
駆動４８号Φ２が１ＨルベルからＯｖに立ち下がるので
、（ｄ）に示す出力信号Φ８がＯｖから″′Ｈルベルに
、立ち上がり始める。
Ｏｖから″″ＨＨルベルち上ると同時に（Ｉ＋）に示す
駆動４８号Φ２が１ＨルベルからＯｖに立ち下がるので
、（ｄ）に示す出力信号Φ８がＯｖから″′Ｈルベルに
、立ち上がり始める。
つぎに、時間ｔ２において、（ａ：・に示す駆動信号Φ
□が電源電圧Ｖｃｃ以上に立ち上がり、（ｄ）に示す出
力信号Φ５は電源電圧ＶＣＣのレベルになる。
□が電源電圧Ｖｃｃ以上に立ち上がり、（ｄ）に示す出
力信号Φ５は電源電圧ＶＣＣのレベルになる。
つぎに、時間ｔ３において、（、）に示す駆動信号Φ、
が電源電圧ＶＣＣ以上からＯＶに立ち下がり、ＭＯＳト
ランジスタ１がオフすると同時に（ｃ）に示す昇圧信号
Φ３がＯｖから１Ｈルベルに立ち上る。
が電源電圧ＶＣＣ以上からＯＶに立ち下がり、ＭＯＳト
ランジスタ１がオフすると同時に（ｃ）に示す昇圧信号
Φ３がＯｖから１Ｈルベルに立ち上る。
つぎに、時間ｔ４において、昇圧用容量３により、出力
信号Φ８は電源電圧ＶＣＣ以上に昇圧される。
信号Φ８は電源電圧ＶＣＣ以上に昇圧される。
なお、ｔ５は時間を示す。
しかしながら、このように構成された回路においては、
長時間出力信号ΦＢを、電源電圧ＶＣＣ以上に昇圧され
たレベルに保持しようとしたとき、ＭＯＳトランジスタ
１はオフしており、どこからも電流の供給源がないため
に、長時間後にはリーク電流により電源電圧ＶＣＣ以上
に昇圧されたレベルを保持できなくなるという欠点があ
る。この態様を第２図の時間ｔ５に示す。
長時間出力信号ΦＢを、電源電圧ＶＣＣ以上に昇圧され
たレベルに保持しようとしたとき、ＭＯＳトランジスタ
１はオフしており、どこからも電流の供給源がないため
に、長時間後にはリーク電流により電源電圧ＶＣＣ以上
に昇圧されたレベルを保持できなくなるという欠点があ
る。この態様を第２図の時間ｔ５に示す。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成によって長時間電源電圧ＶＣＣ以上に
昇圧された出力信号のレベルを保持することができる半
導体集積回路を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成によって長時間電源電圧ＶＣＣ以上に
昇圧された出力信号のレベルを保持することができる半
導体集積回路を提供することにある。
このような目的を達成するため、本発明は出力信号が得
られる出力回路にチャージポンプ回路を設けるようにし
たものである。
られる出力回路にチャージポンプ回路を設けるようにし
たものである。
以下、図面に基つき本発明の実施例を詳細に説明する。
第３図は本発明による半導体集積回路の一実施例を示す
回路図である。
回路図である。
この第３図において第１図と同一符号のものは相当部分
を示し、４ば伺−チップ上に設けられ７６発振器で、ク
ロック信号Φ。を出力するように構成されている。
を示し、４ば伺−チップ上に設けられ７６発振器で、ク
ロック信号Φ。を出力するように構成されている。
５．６，７．８はＭｏ８）ランジスタ、９はチャージポ
ンプ用容量で、これらはチャージポンプ回路１２を構成
している。そして、ＭＯＳトランジスタ５のゲートは出
力信号ΦＢが得られる出力端子に接続され、ドレインは
クロック１５号ΦＣが印加され２端子に接続されている
。また、ＭＯＳトランジスタ６のゲートは出力信号Φ３
が得られる出力端子に接続、され、ドレインは電源電圧
ＶＣＣが供給される電源端子に接続され、ソースはノー
ド１０に接続されている。また、ＭＯＳトランジスタＴ
のゲートは電源電圧ＶＣＣが供給される電源端子に接続
され、ドレインはノード１０に接続され、ソースはノー
ド１１′に接続されている。また、ＭＯＳトランジスタ
８のゲートとドレインはノード１１に接続され、ソース
は出力信号Φ３が得られる出力端子に接続されている。
ンプ用容量で、これらはチャージポンプ回路１２を構成
している。そして、ＭＯＳトランジスタ５のゲートは出
力信号ΦＢが得られる出力端子に接続され、ドレインは
クロック１５号ΦＣが印加され２端子に接続されている
。また、ＭＯＳトランジスタ６のゲートは出力信号Φ３
が得られる出力端子に接続、され、ドレインは電源電圧
ＶＣＣが供給される電源端子に接続され、ソースはノー
ド１０に接続されている。また、ＭＯＳトランジスタＴ
のゲートは電源電圧ＶＣＣが供給される電源端子に接続
され、ドレインはノード１０に接続され、ソースはノー
ド１１′に接続されている。また、ＭＯＳトランジスタ
８のゲートとドレインはノード１１に接続され、ソース
は出力信号Φ３が得られる出力端子に接続されている。
９はチャージポンプ用容量で、その一端はＭｏ８．）ラ
ンジスタ５のソースに接続され、他端はノード１１に接
続されている。
ンジスタ５のソースに接続され、他端はノード１１に接
続されている。
つぎにこの第３図に示す実施例の動作を第４図のタイム
チャートを参照して説明する。
チャートを参照して説明する。
まず、第４図の時間ｔ１から時間ｔ４までの出力信号Φ
Ｂ（第４図（ｄ）参照）の昇圧動作は第２図と全く同一
であるので、ここでの説明を省略する。
Ｂ（第４図（ｄ）参照）の昇圧動作は第２図と全く同一
であるので、ここでの説明を省略する。
そして、第４図に示す時間ｔ４において、（ｄ）に示す
出力信号Φ、は電源電圧７００以上に昇圧されるので、
ＭＯＳトランジスタ６がオンしてノード１０は電源電圧
■ｃｃのレベルになる。また、ＭｏＳトランジスタ５が
オンして、発振器４からのクロック信号め。がチャージ
ポンプ用容量９の一端に印加されるようになる。
出力信号Φ、は電源電圧７００以上に昇圧されるので、
ＭＯＳトランジスタ６がオンしてノード１０は電源電圧
■ｃｃのレベルになる。また、ＭｏＳトランジスタ５が
オンして、発振器４からのクロック信号め。がチャージ
ポンプ用容量９の一端に印加されるようになる。
いま、出力信号ΦＢが立ち上がシ昇圧された後、長時間
経過したとき、リーク電流により出力信号Φ８の′Ｈル
ベルが少し低下したとする。この態様を第４図の時間ｔ
６に示す。この時間ｔ６において、ノード１１のレベル
はＶｃｃ −ＶＴＨ（ＶＴＨ： ＭＯＳ トランジスタ
の閾値電圧）である。
経過したとき、リーク電流により出力信号Φ８の′Ｈル
ベルが少し低下したとする。この態様を第４図の時間ｔ
６に示す。この時間ｔ６において、ノード１１のレベル
はＶｃｃ −ＶＴＨ（ＶＴＨ： ＭＯＳ トランジスタ
の閾値電圧）である。
つぎに、時間ｔ７において、発振器４からのクロック信
号Φ。が第４図（、）に示すように、Ｓ Ｌ ルベルか
ら１Ｈルベルに立ち上ると、チャージポンプ用容量９に
よる容量結合により、ノード１１のレベルｔｒｉ Ｖｃ
ｃ ＋ ＶＴＨ以上に昇圧される。ノード１１ルヘルが
昇圧されると、ＭＯＳトランジスタ８がオンして、チャ
ージポンプ用容量９に蓄積されていた電荷が出力信号Φ
おの方へ供給される。したがって、時間ｔ６のときに少
し低下していた出力信号Φ８の′Ｈルベルは時間ｔ７に
おいて回復する。
号Φ。が第４図（、）に示すように、Ｓ Ｌ ルベルか
ら１Ｈルベルに立ち上ると、チャージポンプ用容量９に
よる容量結合により、ノード１１のレベルｔｒｉ Ｖｃ
ｃ ＋ ＶＴＨ以上に昇圧される。ノード１１ルヘルが
昇圧されると、ＭＯＳトランジスタ８がオンして、チャ
ージポンプ用容量９に蓄積されていた電荷が出力信号Φ
おの方へ供給される。したがって、時間ｔ６のときに少
し低下していた出力信号Φ８の′Ｈルベルは時間ｔ７に
おいて回復する。
このよう々動作によって、出力信号ΦＢの電源電圧７０
０以上に昇圧された″Ｈルベルはチャージポツプ回路１
２によって保持される。
０以上に昇圧された″Ｈルベルはチャージポツプ回路１
２によって保持される。
一方、出力信号ΦＢが′Ｌルベルのときには、Ｍｏ８）
ランジス夕５とＭＯＳトランジスタ６はオフしておシ、
チャージポンプ回路１２は動作しないので、何の影響も
チャージポンプ回路１２は出力信号Φ８に与えない。
ランジス夕５とＭＯＳトランジスタ６はオフしておシ、
チャージポンプ回路１２は動作しないので、何の影響も
チャージポンプ回路１２は出力信号Φ８に与えない。
第５図は本発明の他の実施例を示す回路図で、第３図と
同一部分には同一符号を付して説明を省略する。
同一部分には同一符号を付して説明を省略する。
この第５図において、１３はゲートが電源電圧ｖｃｃが
供給される電源端子に接続され、ドレインが出力信号Φ
３が得られる出力端子に接続され、ソースがＭｏ８）ラ
ンジスタ５のゲートに接続されたＭｏ８）ランジスタで
ある。そして、このＭｏ８）ランジスタ１３をチャージ
ポンプ回路１２に付加することによって、ＭＯＳトラン
ジスタ５をより強くオンさせることができる利点がある
が、基本的な動作は第３図に示す実施例（第４図参照）
と同一である。
供給される電源端子に接続され、ドレインが出力信号Φ
３が得られる出力端子に接続され、ソースがＭｏ８）ラ
ンジスタ５のゲートに接続されたＭｏ８）ランジスタで
ある。そして、このＭｏ８）ランジスタ１３をチャージ
ポンプ回路１２に付加することによって、ＭＯＳトラン
ジスタ５をより強くオンさせることができる利点がある
が、基本的な動作は第３図に示す実施例（第４図参照）
と同一である。
第６図は本発明の更に他の実施例を示す回路図である。
この第６図において第５図と同一符号のものは相当部分
を示す。この第６図が第５図と異なる点は、ＭＯＳトラ
ンジスタ１のゲートは外部からのクロック信号Φ９が印
加される端子に接続され、また、ＭＯＳトランジスタ１
３のドレインもクロック信号Φ。が印加される端子に接
続されていることである。ここで、このクロック信号Φ
Ｄは出力信号Φ８と同相で、ゝＨルベルが電源電圧ＶＣ
Ｃの信号である。
を示す。この第６図が第５図と異なる点は、ＭＯＳトラ
ンジスタ１のゲートは外部からのクロック信号Φ９が印
加される端子に接続され、また、ＭＯＳトランジスタ１
３のドレインもクロック信号Φ。が印加される端子に接
続されていることである。ここで、このクロック信号Φ
Ｄは出力信号Φ８と同相で、ゝＨルベルが電源電圧ＶＣ
Ｃの信号である。
このように構成された第６図に示す実施例の基本動作は
第３図に示す実施例と同一である（第４図参照）ことは
容易に解かるので、ここでの説明を省略する。
第３図に示す実施例と同一である（第４図参照）ことは
容易に解かるので、ここでの説明を省略する。
なお、以上本発明をＮチャネルのＭＯＳ）ランジスタを
用いた場合を例にとって説明したが、本発明はこれに限
定されるものではなく、ＰチャネルのＭＯＳトランジス
タその他の電界効果トランジスタにも利用できることは
いうまでもない。
用いた場合を例にとって説明したが、本発明はこれに限
定されるものではなく、ＰチャネルのＭＯＳトランジス
タその他の電界効果トランジスタにも利用できることは
いうまでもない。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、電源電圧以上に昇圧された出
力信号が得られる出力回路にチャージポンプ回路を設け
た簡単な回路構成によって、その昇圧されたレベルを長
時間保持することができるので、実用上の効果は極めて
大である。
な手段を用いることなく、電源電圧以上に昇圧された出
力信号が得られる出力回路にチャージポンプ回路を設け
た簡単な回路構成によって、その昇圧されたレベルを長
時間保持することができるので、実用上の効果は極めて
大である。
第１図は従来の半導体集積回路の一例を示す回路図、第
２図は第１図の動作説明に供するタイムチャート、第３
図は本発明による半導体集積回路の一実施例を示す回路
図、第４図は第３図の動作説明に供するタイムチャート
、第５図は本発明の他の実施例を示す回路図、第６図は
本発明の更に他の実施例を示す回路図である。 ５〜８拳・・・ＭＯＳ ）ランジスタ、９・・・・チャ
ージポンプ用容量、１０．１１ ・・・・ノード、１２
・・・・チャージポンプ回路、１３・・・・ＭＯＳ）ラ
ンジスタ。 第１図。 第２図 ＴＩ Ｔ２ｒ３１４ 手 続 補 正 書（自発） 特許片長′へ殿 １ 事件の表示 特願昭５８−１９２９８１号２ 、５
１ 明（７） 名称 半導体集積回路３、補正をする者 代表者片＋Ｉ＋ （：爪部 １１、代 丹 人 第６図 Φｎ
２図は第１図の動作説明に供するタイムチャート、第３
図は本発明による半導体集積回路の一実施例を示す回路
図、第４図は第３図の動作説明に供するタイムチャート
、第５図は本発明の他の実施例を示す回路図、第６図は
本発明の更に他の実施例を示す回路図である。 ５〜８拳・・・ＭＯＳ ）ランジスタ、９・・・・チャ
ージポンプ用容量、１０．１１ ・・・・ノード、１２
・・・・チャージポンプ回路、１３・・・・ＭＯＳ）ラ
ンジスタ。 第１図。 第２図 ＴＩ Ｔ２ｒ３１４ 手 続 補 正 書（自発） 特許片長′へ殿 １ 事件の表示 特願昭５８−１９２９８１号２ 、５
１ 明（７） 名称 半導体集積回路３、補正をする者 代表者片＋Ｉ＋ （：爪部 １１、代 丹 人 第６図 Φｎ
Claims (4)
- （１）出力信号を電源電圧以上に昇圧する半導体集積回
路において、前記出力信号が得られる出方回路にチャー
ジポンプ回路を設けたこと′ｆ：Ｉｒｊ徴とする半導体
集積回路。 - （２）出力信号が得られる出力回路に設けたチャージポ
ンプ回路は、ゲートが出力信号が得られる出力端子に接
続されドレインがクロック信号が印加される端子に接続
された第１のＭＯＳ）ランジスタと、ゲートが前記出力
端子に接続されドレインが電源に接続されソースが第１
のノードに接続された第２のＭＯＳトランジスタと、ゲ
ートが前記電源に接続されドレインが前記第１のノード
に接続されソースが第２のノードに接続された第３のＭ
’Ｏ８）ランジスタと、ゲートとドレインが前記第２の
ノードに接続されソースが前記出方端子に接続された第
４のＭＯＳ）ランジスタと、一端カ前記第１のＭＯＳ
）ランジスタのソースに接続され他端が前記第２のノー
ドに接続された容量とから構成されることを特徴とする
特許請求の範囲第１項記載の半導体集積回路。 - （３）出力信号が得られる出力回路に設けたチャージポ
ンプ回路は、ドレインがクロック信号が印加される端子
に接続された第１のＭＯＳ）ランジスタと、ゲートが出
力信号が得られる出力端子に接続されドレインが電源に
接続されソースが第１のノードに接続された第２のＭＯ
Ｓ）ランジスタと、ゲートが前記電源に接続されドレイ
ンが前記第１のノードに接続されソースが第２のノード
に接続された第３のＭＯＳ ）ランジスタと、ゲートと
ドレインが前記第２のノードに接続されソースが前記出
力端子に接続された第４のＭＯＳトランジスタと、ゲー
トが前記電源に接続されドレインが前記出力端子に接続
されソースが前記第１のＭＯＳトランジスタのゲートに
接続された第５のＭＯＳトランジスタと、一端が前記第
１のＭＯＳトランジスタのソースに接続され他端が前記
第２のノ−ドに接続された容量とから構成されることを
特徴とする％Ｆｒ請求の範囲第１項記載の半導体集積回
路。 - （４）出力信号が得られる出力回路に設けたチャージポ
ンプ回路は、ドレインが第１クロツク信号が印加される
端子に接続された第１のＭＯＳ）ランジスタと、ゲート
が出力信号が得られる出力端子に接続されドレインが電
源に接続されソースが第１のノードに接続された第２の
ＭＯＳ）ランジスタと、ゲートが前記出力信号と同相で
かつその１Ｈルベルが電源電圧以上の第２クロツク信号
が印加される端子に接続されドレインが前記第１のノー
ドに接続されソースが第２のノードに接続された第３の
ＭＣ）Ｓ）ランジスタと、ゲートとドレインが前記第２
のノードに接続されソースが前記出力端子に接続された
第４のＭＯＳトランジスタと、ゲートが前記電源に接続
されドレインが前記第２クロツク信号が印加される端子
に接続されソースが前記第１のＭＯＳ）ランジスタのケ
ートニ接続された第５のＭＯＳ）ランジスタと、一端カ
前記第１のＭＯ８＋−ランジスタのソースに接続され他
端が前記第２のノードに接続された容量とから構成され
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192981A JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58192981A JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083297A true JPS6083297A (ja) | 1985-05-11 |
| JPH0326477B2 JPH0326477B2 (ja) | 1991-04-10 |
Family
ID=16300247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58192981A Granted JPS6083297A (ja) | 1983-10-13 | 1983-10-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083297A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324993A (en) * | 1991-07-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Data output circuit for semiconductor integrated circuit device |
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5787625A (en) * | 1980-11-21 | 1982-06-01 | Hitachi Ltd | Mos integrated circuit |
-
1983
- 1983-10-13 JP JP58192981A patent/JPS6083297A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5625291A (en) * | 1979-08-07 | 1981-03-11 | Nec Corp | Semiconductor circuit |
| JPS5787625A (en) * | 1980-11-21 | 1982-06-01 | Hitachi Ltd | Mos integrated circuit |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6125075A (en) * | 1985-07-22 | 2000-09-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6363029B1 (en) | 1985-07-22 | 2002-03-26 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US6970391B2 (en) | 1985-07-22 | 2005-11-29 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US7002856B2 (en) | 1986-07-18 | 2006-02-21 | Renesas Technology Corporation | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US5324993A (en) * | 1991-07-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Data output circuit for semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0326477B2 (ja) | 1991-04-10 |
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