JPH02230818A - 半導体装置のための出力回路 - Google Patents
半導体装置のための出力回路Info
- Publication number
- JPH02230818A JPH02230818A JP1223413A JP22341389A JPH02230818A JP H02230818 A JPH02230818 A JP H02230818A JP 1223413 A JP1223413 A JP 1223413A JP 22341389 A JP22341389 A JP 22341389A JP H02230818 A JPH02230818 A JP H02230818A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- vcc
- output
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体装置のための出力回路に関し、特に
、出力信号のレベルスイングが改善された半導体装置の
ための出力回路に関する。
、出力信号のレベルスイングが改善された半導体装置の
ための出力回路に関する。
［従来の技術］
第６図は、従来の半導体装置の出力回路を示す回路図で
ある。第６図を参照して、この出力回路は、電源Ｖｃｃ
と接地との間に直列に接続されたＮＭＯＳトランジスタ
１および２を含む。トランジスタ１および２の共通接続
点が出力ノードを構成する。トランジスタ１はゲートが
制御信号φ１を受けるように接続され、一方、トランジ
スタ２はゲートが制御信号φ２を受けるように接続され
る。
ある。第６図を参照して、この出力回路は、電源Ｖｃｃ
と接地との間に直列に接続されたＮＭＯＳトランジスタ
１および２を含む。トランジスタ１および２の共通接続
点が出力ノードを構成する。トランジスタ１はゲートが
制御信号φ１を受けるように接続され、一方、トランジ
スタ２はゲートが制御信号φ２を受けるように接続され
る。
第７図は、第６図に示した出力回路の動作を説明するた
めのタイミング図である。第７図を参照して、第６図に
示した出力四路の動作について説明する。
めのタイミング図である。第７図を参照して、第６図に
示した出力四路の動作について説明する。
時刻ｔ１ないしｔ２において信号φ１が電源■ｃｃレベ
ルに立上がる。したがって、出力ノードＮｏは、高イン
ピーダンス状態から高レベル（Ｖｃ ｃ −Ｖ ｔ ｈ
）にもたらされる。ここで、ｖｔｈはトランジスタ１の
しきい電圧を示す。期間ｔ２ないしｔ５において出力ノ
ードＮＯは電圧Ｖｃｃ−ｖｔｈに保持される。
ルに立上がる。したがって、出力ノードＮｏは、高イン
ピーダンス状態から高レベル（Ｖｃ ｃ −Ｖ ｔ ｈ
）にもたらされる。ここで、ｖｔｈはトランジスタ１の
しきい電圧を示す。期間ｔ２ないしｔ５において出力ノ
ードＮＯは電圧Ｖｃｃ−ｖｔｈに保持される。
時刻ｔ５ないしｔ６において信号φ１が立下がる。した
がって、トランジスタ１がオフするので、出力ノードＮ
ｏは再び高インピーダンス状態にもたらされる。時刻ｔ
７ないしｔ８において信号φ２が立上がる。トランジス
タ２はφ２に応答してオンし、出力ノードＮｏが低レベ
ルにもたらされる。
がって、トランジスタ１がオフするので、出力ノードＮ
ｏは再び高インピーダンス状態にもたらされる。時刻ｔ
７ないしｔ８において信号φ２が立上がる。トランジス
タ２はφ２に応答してオンし、出力ノードＮｏが低レベ
ルにもたらされる。
［発明が解決しようとする課Ｈ
従来の出力回路は以上のように構成されているので、時
刻ｔ２ないしｔ５において出力電圧Ｖｏｕｔとして電源
Ｖｃｃレベルよりも低いレベル（−Ｖｃｃ−Ｖｔｈ）Ｌ
か得られなかった。したがって、半導体装置において低
い電源電圧Ｖｃｃが適用される場合において、出力信号
の十分な動作マージンを得ることができなかった。
刻ｔ２ないしｔ５において出力電圧Ｖｏｕｔとして電源
Ｖｃｃレベルよりも低いレベル（−Ｖｃｃ−Ｖｔｈ）Ｌ
か得られなかった。したがって、半導体装置において低
い電源電圧Ｖｃｃが適用される場合において、出力信号
の十分な動作マージンを得ることができなかった。
この発明は、上記のような課題を解決するためになされ
たもので、半導体装置のための出力回路において、出力
信号の動作マージンを改善することを目的とする。
たもので、半導体装置のための出力回路において、出力
信号の動作マージンを改善することを目的とする。
［課題を解決するための手段］
この発明に係る半導体装置のための出力回路は、電源電
位と出力ノードとの間に並列に接続された第１および第
２の電界効果素子を含む。第１の電界効果素子は制ｉ３
ｌ］電極が制御信号を受けるように接続される。この出
力回路は、さらに、制御信号に応答して、前記第２の電
界効果素子の制御電極に所定の電圧を供給する電圧供給
手段を含む。
位と出力ノードとの間に並列に接続された第１および第
２の電界効果素子を含む。第１の電界効果素子は制ｉ３
ｌ］電極が制御信号を受けるように接続される。この出
力回路は、さらに、制御信号に応答して、前記第２の電
界効果素子の制御電極に所定の電圧を供給する電圧供給
手段を含む。
所定の電圧の絶対値は、電源電位の絶対値に前記第２の
電界効果素子のしきい電圧を加えた値以上に設定される
。
電界効果素子のしきい電圧を加えた値以上に設定される
。
［作用］
この発明における半導体装置のための出力回路では、第
２の電界効果素子の制御電極が電圧供給手段により制御
信号に応答して所定の電圧にもたらされるので、出力ノ
ードを電源電位にもたらすことができる。したがって、
電源電位のレベルを有する出力信号が出力される。
２の電界効果素子の制御電極が電圧供給手段により制御
信号に応答して所定の電圧にもたらされるので、出力ノ
ードを電源電位にもたらすことができる。したがって、
電源電位のレベルを有する出力信号が出力される。
［発明の実施例］
第１図は、この発明の一実施例を示す半導体装置のため
の出力回路の回路図である。第１図を参照して、この出
力回路は、ＰＭＯＳトランジスタ４およびＮＭＯＳトラ
ンジスタ５によって構成されたＣＭＯＳインバータ９と
、電源Ｖｃｃと接地との間に直列に接続されたＮＭＯＳ
トランジスタ１および２と、トランジスタ１と並列に接
続されたＮＭＯＳ｝ランジスタ３と、インバータ９の出
力とトランジスタ３のゲートとの共通接続点に接続され
たブートストラップのためのキャパシタ６とを含む。ト
ランジスタ１はゲートが制御信号φ１を受けるように接
続され、一方、トランジスタ２はゲートが制御信号φ２
を受けるように接続される。トランジスタ３はゲートが
キャパシタ６を介して制御信号φ３を受けるように接続
される。
の出力回路の回路図である。第１図を参照して、この出
力回路は、ＰＭＯＳトランジスタ４およびＮＭＯＳトラ
ンジスタ５によって構成されたＣＭＯＳインバータ９と
、電源Ｖｃｃと接地との間に直列に接続されたＮＭＯＳ
トランジスタ１および２と、トランジスタ１と並列に接
続されたＮＭＯＳ｝ランジスタ３と、インバータ９の出
力とトランジスタ３のゲートとの共通接続点に接続され
たブートストラップのためのキャパシタ６とを含む。ト
ランジスタ１はゲートが制御信号φ１を受けるように接
続され、一方、トランジスタ２はゲートが制御信号φ２
を受けるように接続される。トランジスタ３はゲートが
キャパシタ６を介して制御信号φ３を受けるように接続
される。
インバータ９は制御信号φ４に応答して動作する。
制御信号φ１ないしφ４は半導体装置内に設けられた制
御回路１０から出力される。
御回路１０から出力される。
第２図は、第１図に示した出力回路の動作を説明するた
めのタイミング図である。第１図および第２図を参照し
て、次に動作について説明する。
めのタイミング図である。第１図および第２図を参照し
て、次に動作について説明する。
時刻ｔ１ないしｔ２において信号φ１およびφ４が立上
がる。トランジスタ１は信号φ１に応答してオンするの
で、出力ノードＮｏは電圧Ｖｃｃ−Ｖｔｈにもたらされ
る。一方、トランジスタ５は信号φ４に応答してオンす
るので、トランジスタ３のゲートは接地レベルにもたら
される。
がる。トランジスタ１は信号φ１に応答してオンするの
で、出力ノードＮｏは電圧Ｖｃｃ−Ｖｔｈにもたらされ
る。一方、トランジスタ５は信号φ４に応答してオンす
るので、トランジスタ３のゲートは接地レベルにもたら
される。
時刻ｔ３ないしｔ４において信号φ３がＶｃｃレベルに
立上がり、信号φ４が接地レベルに立下がる。トランジ
スタ３のゲートはキャパシタ６に与えられた信号φ３に
よるブーストストラップ効果によりＶｃｃ＋Ｖｔｈ以上
の電圧（以下これをＶｃｃ＋αとして示す）にもたらさ
れる。したがって、時刻ｔ３ないしｔ４において出力電
圧Ｖｏｕｔが電圧Ｖｃｃまで再び上昇する。その結果、
時刻ｔ４の後に改善された電圧レベルＶｃｃを有する出
力電圧Ｖｏｕｔが得られる。
立上がり、信号φ４が接地レベルに立下がる。トランジ
スタ３のゲートはキャパシタ６に与えられた信号φ３に
よるブーストストラップ効果によりＶｃｃ＋Ｖｔｈ以上
の電圧（以下これをＶｃｃ＋αとして示す）にもたらさ
れる。したがって、時刻ｔ３ないしｔ４において出力電
圧Ｖｏｕｔが電圧Ｖｃｃまで再び上昇する。その結果、
時刻ｔ４の後に改善された電圧レベルＶｃｃを有する出
力電圧Ｖｏｕｔが得られる。
第３図は、この発明の別の実施例を示す半導体装置のた
めの出力回路を示す回路図である。第３図を参照して、
第１図に示した出力回路と比較して異なる点は次のとお
りである。すなわち、トランジスタ４および５によって
構成されたインバータ９の電源電圧として、Ｖｃｃ＋Ｖ
ｔｈ以上の電圧Ｖ，が電圧供給源１３により供給される
ことである。加えて、制御信号φ４の変わりに反転され
た制御信号φ１がインバータ９に与えられる。電圧供給
源１３を設けたことにより、ブートストラップのための
キャパシタ６および制御信号φ３が不要となる。必要な
制御信号は制御回路１１により供給される。
めの出力回路を示す回路図である。第３図を参照して、
第１図に示した出力回路と比較して異なる点は次のとお
りである。すなわち、トランジスタ４および５によって
構成されたインバータ９の電源電圧として、Ｖｃｃ＋Ｖ
ｔｈ以上の電圧Ｖ，が電圧供給源１３により供給される
ことである。加えて、制御信号φ４の変わりに反転され
た制御信号φ１がインバータ９に与えられる。電圧供給
源１３を設けたことにより、ブートストラップのための
キャパシタ６および制御信号φ３が不要となる。必要な
制御信号は制御回路１１により供給される。
動作において、信号φ１が立上がる前は信号Ｔ丁が高レ
ベルであるので、トランジスタ５がオンする。したがっ
て、トランジスタ３のゲートが接地レベルにもたらされ
る。信号φ１がＶｃｃレベルに立上がると、ノードＮｏ
はＶｃｃ−Ｖｔｈにもたらされる。しかしながら、すぐ
にトランジスタ４が低レベルの信号ｎに応答してオンす
るので、トランジスタ３のゲートに電圧供給源１３によ
り電圧Ｖ，が与えられる。その結果トランジスタ３はＶ
ｃｃレベルの電圧をノードＮｏに与えることになる。す
なわち、電源電圧Ｖｃｃレベルの出力電圧Ｖｏｕｔが得
られる。
ベルであるので、トランジスタ５がオンする。したがっ
て、トランジスタ３のゲートが接地レベルにもたらされ
る。信号φ１がＶｃｃレベルに立上がると、ノードＮｏ
はＶｃｃ−Ｖｔｈにもたらされる。しかしながら、すぐ
にトランジスタ４が低レベルの信号ｎに応答してオンす
るので、トランジスタ３のゲートに電圧供給源１３によ
り電圧Ｖ，が与えられる。その結果トランジスタ３はＶ
ｃｃレベルの電圧をノードＮｏに与えることになる。す
なわち、電源電圧Ｖｃｃレベルの出力電圧Ｖｏｕｔが得
られる。
第４図は、この発明のさらに別の実施例を示す半導体装
置のための出力回路の回路図である。第４図を参照して
、この出力回路は第１図に示した回路と比較して次の点
が異なる。すなわち、第１図に示したインバータ９の代
わりに、トランジスタ３のゲートにＮＭＯＳ｝ランジス
タ８が接続される。トランジスタ８を介してトランジス
タ３のゲートに電源電圧Ｖｃｃまたは制御信号φ５（信
号φ５は信号φ１と同相で、かつ、Ｖｃｃレベルに立上
がる信号）が与えられる。トランジスタ８はゲートが信
号φ１を受けるように接続される。
置のための出力回路の回路図である。第４図を参照して
、この出力回路は第１図に示した回路と比較して次の点
が異なる。すなわち、第１図に示したインバータ９の代
わりに、トランジスタ３のゲートにＮＭＯＳ｝ランジス
タ８が接続される。トランジスタ８を介してトランジス
タ３のゲートに電源電圧Ｖｃｃまたは制御信号φ５（信
号φ５は信号φ１と同相で、かつ、Ｖｃｃレベルに立上
がる信号）が与えられる。トランジスタ８はゲートが信
号φ１を受けるように接続される。
第５図は、第４図に示した出力回路の動作を説明するた
めのタイミング図である。第４図および第５図を参照し
て、次に動作について説明する。
めのタイミング図である。第４図および第５図を参照し
て、次に動作について説明する。
時刻ｔ１ないしｔ３において信号φ１が立上がる。した
がって、トランジスタ１が信号φ１に応答してオンする
ので、出力ノードＮＯはＶｃｃｖｔｈレベルにもたらさ
れる。一方、トランジス夕８も信号φ１に応答してオン
するので、ノード７もＶｃｃ−Ｖｔｈレベルにもたらさ
れる。
がって、トランジスタ１が信号φ１に応答してオンする
ので、出力ノードＮＯはＶｃｃｖｔｈレベルにもたらさ
れる。一方、トランジス夕８も信号φ１に応答してオン
するので、ノード７もＶｃｃ−Ｖｔｈレベルにもたらさ
れる。
時刻ｔ３ないしｔ４において信号φ３がＶｃｃレベルに
立上がる。したがって、信号φ３が与えられたキャパシ
タ６によるブートストラップ効果により、ノード７がＶ
ｃｃ−Ｖｔｈ＋α（＞Ｖｃｃ ＋Ｖ ｔ ｈ）にもたら
される。このように、ノード７、すなちわ、トランジス
タ３のゲートがＶｃｃ＋Ｖｔｈ以上の電圧にもたらされ
るので、トランジスタ３がオンした後ノードＮｏを電源
電圧ＶＣＣレベルにもたらすことができる。その結果、
電源電圧Ｖｃｃレベルの出力電圧Ｖｏｕｔが得られる。
立上がる。したがって、信号φ３が与えられたキャパシ
タ６によるブートストラップ効果により、ノード７がＶ
ｃｃ−Ｖｔｈ＋α（＞Ｖｃｃ ＋Ｖ ｔ ｈ）にもたら
される。このように、ノード７、すなちわ、トランジス
タ３のゲートがＶｃｃ＋Ｖｔｈ以上の電圧にもたらされ
るので、トランジスタ３がオンした後ノードＮｏを電源
電圧ＶＣＣレベルにもたらすことができる。その結果、
電源電圧Ｖｃｃレベルの出力電圧Ｖｏｕｔが得られる。
［発明の効果］
以上のように、この発明によれば、出力ノードを駆動す
る第１の電界効果素子と並列に接続された第２の電界効
果素子の制御電極に、制御信号に応答して所定の電圧を
供給する電圧供給手段を設けたので、出力信号のレベル
スイングが改善された半導体装置のための出力回路が得
られた。
る第１の電界効果素子と並列に接続された第２の電界効
果素子の制御電極に、制御信号に応答して所定の電圧を
供給する電圧供給手段を設けたので、出力信号のレベル
スイングが改善された半導体装置のための出力回路が得
られた。
第１図は、この発明の一実施例を示す半導体装置の出力
回路の回路図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
この発明の別の実施例を示す出力回路の回路図である。 第４図は、この発明のさらに別の実施例を示す出力回路
の回路図である。第５図は、第４図に示した回路の動作
を説明するためのタイミング図である。第６図は、従来
の半導体装置の出力回路の回路図である。第７図は、第
６図に示した回路の動作を説明するためのタイミング図
である。 図において、９はＣＭＯＳインバータ、１０および１１
は制御回路、１３は電圧供給源である。
回路の回路図である。第２図は、第１図に示した回路の
動作を説明するためのタイミング図である。第３図は、
この発明の別の実施例を示す出力回路の回路図である。 第４図は、この発明のさらに別の実施例を示す出力回路
の回路図である。第５図は、第４図に示した回路の動作
を説明するためのタイミング図である。第６図は、従来
の半導体装置の出力回路の回路図である。第７図は、第
６図に示した回路の動作を説明するためのタイミング図
である。 図において、９はＣＭＯＳインバータ、１０および１１
は制御回路、１３は電圧供給源である。
Claims (1)
- 【特許請求の範囲】 電源電位と出力ノードとの間に接続された第１の電界効
果素子を含み、 前記第１の電界効果素子は、制御電極が制御信号を受け
るように接続され、 前記電源電位と出力ノードとの間に接続された第２の電
界効果素子と、 前記制御信号に応答して、前記第２の電界効果素子の制
御電極に所定の電圧を供給する電圧供給手段とを含み、 前記所定の電圧の絶対値は、前記電源電位の絶対値に前
記第２の電界効果素子のしきい電圧を加えた値以上であ
る、半導体装置のための出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1223413A JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-299137 | 1988-11-25 | ||
| JP29913788 | 1988-11-25 | ||
| JP1223413A JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02230818A true JPH02230818A (ja) | 1990-09-13 |
| JP2541317B2 JP2541317B2 (ja) | 1996-10-09 |
Family
ID=26525456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1223413A Expired - Lifetime JP2541317B2 (ja) | 1988-11-25 | 1989-08-30 | 半導体装置のための出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541317B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457924U (ja) * | 1990-09-25 | 1992-05-19 | ||
| EP0647944A2 (en) * | 1993-10-06 | 1995-04-12 | Nec Corporation | Output circuit for multibit-outputting memory circuit |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
| JPS56114439A (en) * | 1980-02-13 | 1981-09-09 | Nec Corp | Invertor circuit |
| JPS58215823A (ja) * | 1982-06-09 | 1983-12-15 | Mitsubishi Electric Corp | ドライバ−回路 |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61262319A (ja) * | 1985-05-16 | 1986-11-20 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
| JPS6230419A (ja) * | 1985-08-01 | 1987-02-09 | Nec Corp | 出力回路 |
| JPS62230217A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
-
1989
- 1989-08-30 JP JP1223413A patent/JP2541317B2/ja not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
| JPS56114439A (en) * | 1980-02-13 | 1981-09-09 | Nec Corp | Invertor circuit |
| JPS58215823A (ja) * | 1982-06-09 | 1983-12-15 | Mitsubishi Electric Corp | ドライバ−回路 |
| JPS61214614A (ja) * | 1985-03-19 | 1986-09-24 | Oki Electric Ind Co Ltd | 出力バツフア回路 |
| JPS61262319A (ja) * | 1985-05-16 | 1986-11-20 | Seiko Instr & Electronics Ltd | 半導体集積回路装置 |
| JPS6230419A (ja) * | 1985-08-01 | 1987-02-09 | Nec Corp | 出力回路 |
| JPS62230217A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0457924U (ja) * | 1990-09-25 | 1992-05-19 | ||
| EP0647944A2 (en) * | 1993-10-06 | 1995-04-12 | Nec Corporation | Output circuit for multibit-outputting memory circuit |
| EP0647944A3 (en) * | 1993-10-06 | 1995-08-23 | Nec Corp | Output circuit for memory circuit with multiple output bits. |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541317B2 (ja) | 1996-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4101790A (en) | Shift register with reduced number of components | |
| JPH04130770A (ja) | 半導体集積回路 | |
| US4716303A (en) | MOS IC pull-up circuit | |
| US5059816A (en) | High speed booster circuit | |
| JPH02230818A (ja) | 半導体装置のための出力回路 | |
| JPH0758887B2 (ja) | Ｒｃ時定数を利用した可変クロック遅延回路 | |
| JPH0116058B2 (ja) | ||
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPH1079655A (ja) | パワーオンリセット回路およびモード切換回路 | |
| JPS6143016A (ja) | 入力回路 | |
| JP3000950B2 (ja) | 半導体メモリ装置のワード線駆動回路 | |
| JPH0732356B2 (ja) | 出力回路 | |
| JP2647930B2 (ja) | 半導体遅延回路 | |
| JP3144825B2 (ja) | 出力バッファ回路 | |
| JPH0428178B2 (ja) | ||
| JPH0865116A (ja) | 高電圧切り換え回路 | |
| JPH0476736U (ja) | ||
| JPH0430181B2 (ja) | ||
| JPS622729B2 (ja) | ||
| JPS61287313A (ja) | 半導体集積回路 | |
| JPH0326477B2 (ja) | ||
| JPS58121829A (ja) | 駆動回路 | |
| JPS61199330A (ja) | 半導体集積回路装置 | |
| JPS6337645A (ja) | 半導体回路 | |
| JPH0821851B2 (ja) | インバータ回路 |