JPS6143016A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS6143016A JPS6143016A JP59164423A JP16442384A JPS6143016A JP S6143016 A JPS6143016 A JP S6143016A JP 59164423 A JP59164423 A JP 59164423A JP 16442384 A JP16442384 A JP 16442384A JP S6143016 A JPS6143016 A JP S6143016A
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- JP
- Japan
- Prior art keywords
- resistor
- pull
- input terminal
- current flowing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
仁の発明は、入力回路、特にカメラ用電気回路の入力回
路に係わるもので、プルアップ抵抗（またはゾルダウン
抵抗少を使用した入力回路に関する。
路に係わるもので、プルアップ抵抗（またはゾルダウン
抵抗少を使用した入力回路に関する。
゛ 一般に、この種の入力回路は、例えば第４図に示す
ように構成されている。図において、１１は入力端子で
１．この人力端子１１にはイ、ンパータ回路１２の入力
端が接続される。上記インバータ回路１２０入力端と電
源電圧ｖｅ（あるいは接地電位Ｇ￥Ｄ）が印加される電
源端子１３との間に拉、プルアップ用（あるいはプルダ
ウン用′）の抵抗Ｒが接続される。そして、上記インバ
ータ回路１２から、上記入力端子１１に印加される接地
電位ＧＮＤ （６るいは電源電圧Ｖ。ンと高インピーダ
ンスの２つの状態に応じた出力信号Ｖｏｕｔを得る。
ように構成されている。図において、１１は入力端子で
１．この人力端子１１にはイ、ンパータ回路１２の入力
端が接続される。上記インバータ回路１２０入力端と電
源電圧ｖｅ（あるいは接地電位Ｇ￥Ｄ）が印加される電
源端子１３との間に拉、プルアップ用（あるいはプルダ
ウン用′）の抵抗Ｒが接続される。そして、上記インバ
ータ回路１２から、上記入力端子１１に印加される接地
電位ＧＮＤ （６るいは電源電圧Ｖ。ンと高インピーダ
ンスの２つの状態に応じた出力信号Ｖｏｕｔを得る。
ところで、上述したような入力回路においては、入力端
子１）が回路内部で常にゾルアップ（あるいはノルダク
／）された状態であシ、入力、端子１１の外部状態によ
っては長時間に渡ってプル、ア、ｆ用（あるいはゾルダ
ウン用）の抵抗Ｒを介して電流が流れ続ける欠点がある
。このよ、うな欠点を除去して低消費電流化を行なうた
めには、上記抵抗Ｒの抵抗値を高く設定すれば良いが、
このように大きな抵抗値の抵抗はＩｃ化する際、大きな
／４’ターン面積が必要となシ問題となる。また、上記
のような高抵抗値を有するゾルアップ用（またはプルダ
ウン用）抵抗Ｒを用いると、入力端子１１における外部
リークの影響が大きくなり、この外部リークの厳重な防
止策が必要であった。
子１）が回路内部で常にゾルアップ（あるいはノルダク
／）された状態であシ、入力、端子１１の外部状態によ
っては長時間に渡ってプル、ア、ｆ用（あるいはゾルダ
ウン用）の抵抗Ｒを介して電流が流れ続ける欠点がある
。このよ、うな欠点を除去して低消費電流化を行なうた
めには、上記抵抗Ｒの抵抗値を高く設定すれば良いが、
このように大きな抵抗値の抵抗はＩｃ化する際、大きな
／４’ターン面積が必要となシ問題となる。また、上記
のような高抵抗値を有するゾルアップ用（またはプルダ
ウン用）抵抗Ｒを用いると、入力端子１１における外部
リークの影響が大きくなり、この外部リークの厳重な防
止策が必要であった。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ゾルアップ用（またはプルダ
ウン用）の抵抗を有する入力回路において、その抵抗を
介して流れる電流を抵抗値を高めることなく減少でき、
低消費電流化が図れる入力回路を提供することである。
その目的とするところは、ゾルアップ用（またはプルダ
ウン用）の抵抗を有する入力回路において、その抵抗を
介して流れる電流を抵抗値を高めることなく減少でき、
低消費電流化が図れる入力回路を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、上記プルアップ用（あるいはゾルダウン用）抵
抗Ｒを流れる電流をスイッチング制御するＭＯＳ ）
９ンジスタを設け、このＭＯＳ ）ランジスタを間欠的
にオン状態とするとともに、上記スイッチング用ＭＯ８
）ランジスタ〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図における入力端子１１には、ラッチ回路１
４の入力端りが接続されるとともに、プルアップ用の抵
抗Ｒおよびスイッチング用のＭＯＳトランジスタＴｒを
それぞれ介して電源電圧ｖｃが印加される電源端子１３
が接続される上記ＭＯ８）ランゾスタＴｒのダートには
、タイミング信号発生回路１５から周期Ｔｏ、パルス幅
ｔｏのパルス信号φ０が供給されて導諷制御され、また
上記ラッチ回路１４のクロック入ス信号φ１が供給され
る。そして、上記２．チ回路１４の出力端Ｑから出力信
号Ｖ。ｕｔを得る。
ために、上記プルアップ用（あるいはゾルダウン用）抵
抗Ｒを流れる電流をスイッチング制御するＭＯＳ ）
９ンジスタを設け、このＭＯＳ ）ランジスタを間欠的
にオン状態とするとともに、上記スイッチング用ＭＯ８
）ランジスタ〔発明の実施例〕 以下、この発明の一実施例について図面を参照して説明
する。第１図における入力端子１１には、ラッチ回路１
４の入力端りが接続されるとともに、プルアップ用の抵
抗Ｒおよびスイッチング用のＭＯＳトランジスタＴｒを
それぞれ介して電源電圧ｖｃが印加される電源端子１３
が接続される上記ＭＯ８）ランゾスタＴｒのダートには
、タイミング信号発生回路１５から周期Ｔｏ、パルス幅
ｔｏのパルス信号φ０が供給されて導諷制御され、また
上記ラッチ回路１４のクロック入ス信号φ１が供給され
る。そして、上記２．チ回路１４の出力端Ｑから出力信
号Ｖ。ｕｔを得る。
次に、上記のような構成において第２図のタイミ、ング
チャートを参照しつつ動作を説明する。
チャートを参照しつつ動作を説明する。
ＭＯＳ ） ランジスタＴｒｔｉ、ノ＃ルス信号φ００
ロー（′Ｌ１）レベルのタイミングで周期的に導通状態
となる。従って、入力端子１１の電位は、ＭＯＢトラン
ジスタＴｒの導通状態時には、このＭＯＳトランジスタ
Ｔｒおよびゾルアップ用の抵抗Ｒを介してプルアップさ
れ電源電圧ｖｅ レベル（高レベル）に、遮断状態時
には高インレーダンス状態になシ、この２つの状態を繰
り返す。従って、入力端子１ノが接地されて□いるとす
ると、上記抵抗Ｒを流れる電流ＩＲは、パルス信号φ０
が″′Ｌ＃レベルの時のみ流れる。 □一方、上記パ
ルス信号φ０の°°Ｌ″レベルの期間内に、このパルス
信号φ０に同期された／ぐルス信号φｌがタイミング信
号発生回路１５から出力される。上記・９ルス信号φ１
は、入力ラッチのラッチタイミングとなるもので、入力
端子１１に外部からの電圧印加゛が無い場合、すなわち
、入力端子１ノが高インピーダンス状態の場合には、そ
の電位が電源電圧ｖｃレベル（″′Ｈ＃レベル）と高イ
ンピーダンス状態とを繰シ返すので、ラッチ回路１４は
″Ｈ’レベルをラッチし続ける。また、入力端子１１が
接地点ＧＮＤに接続されると、パルス信号φ０の′Ｌ＃
レベルの期間にのみＭＯＳ ） ？ンジスタＴｒが導通
状態となって、電流端子１３からＭＯＳ ）ランジスタ
Ｔｒ。
ロー（′Ｌ１）レベルのタイミングで周期的に導通状態
となる。従って、入力端子１１の電位は、ＭＯＢトラン
ジスタＴｒの導通状態時には、このＭＯＳトランジスタ
Ｔｒおよびゾルアップ用の抵抗Ｒを介してプルアップさ
れ電源電圧ｖｅ レベル（高レベル）に、遮断状態時
には高インレーダンス状態になシ、この２つの状態を繰
り返す。従って、入力端子１ノが接地されて□いるとす
ると、上記抵抗Ｒを流れる電流ＩＲは、パルス信号φ０
が″′Ｌ＃レベルの時のみ流れる。 □一方、上記パ
ルス信号φ０の°°Ｌ″レベルの期間内に、このパルス
信号φ０に同期された／ぐルス信号φｌがタイミング信
号発生回路１５から出力される。上記・９ルス信号φ１
は、入力ラッチのラッチタイミングとなるもので、入力
端子１１に外部からの電圧印加゛が無い場合、すなわち
、入力端子１ノが高インピーダンス状態の場合には、そ
の電位が電源電圧ｖｃレベル（″′Ｈ＃レベル）と高イ
ンピーダンス状態とを繰シ返すので、ラッチ回路１４は
″Ｈ’レベルをラッチし続ける。また、入力端子１１が
接地点ＧＮＤに接続されると、パルス信号φ０の′Ｌ＃
レベルの期間にのみＭＯＳ ） ？ンジスタＴｒが導通
状態となって、電流端子１３からＭＯＳ ）ランジスタ
Ｔｒ。
抵抗Ｒおよび入力端子１１を介して接地点ＧＮＤに電流
が流れる。この時、ラッチ回路１４は、パルス信号φ１
の″Ｈ＃レベルのタイミングで入力端子１１のＬ”レベ
ルをラッチする。この後パルス信号φ−が″′Ｈ＃レベ
ルに立ち上がると、ＭＯＳ ）ランジスタＴｒは非導通
状態となシ、プルアップ電流が遮断される。従って、入
力端子１１のゾルアップによる消費電流ＩＲの実効値は
、パルス信号φ・の周期Ｔｏおよびパルス幅ｔ。
が流れる。この時、ラッチ回路１４は、パルス信号φ１
の″Ｈ＃レベルのタイミングで入力端子１１のＬ”レベ
ルをラッチする。この後パルス信号φ−が″′Ｈ＃レベ
ルに立ち上がると、ＭＯＳ ）ランジスタＴｒは非導通
状態となシ、プルアップ電流が遮断される。従って、入
力端子１１のゾルアップによる消費電流ＩＲの実効値は
、パルス信号φ・の周期Ｔｏおよびパルス幅ｔ。
Ｋ対応しておル、次式（１）で表わせる“。
従って、消費電流に着目した場合の実効抵抗”ｏｆｆは
、 である。一方、入力ラッチ時の瞬時抵抗はＲのままであ
るため、プルアップ用抵抗Ｒを小さく設定したままで消
費電流の低減を図れる。
、 である。一方、入力ラッチ時の瞬時抵抗はＲのままであ
るため、プルアップ用抵抗Ｒを小さく設定したままで消
費電流の低減を図れる。
第３図は、この発明の他の実施例を示すもので、上記実
施例においては入力端子１１をゾルアップする場合につ
いて述べたが、入力端子１ノをゾルダウンする回路にこ
の発明を適用したものである。図において、前記第１図
と同一構成部には同じ符号゛を付してその説明は省略す
る。
施例においては入力端子１１をゾルアップする場合につ
いて述べたが、入力端子１ノをゾルダウンする回路にこ
の発明を適用したものである。図において、前記第１図
と同一構成部には同じ符号゛を付してその説明は省略す
る。
このような構成においても基本的には上記実施例と同様
な動作を行ない同じ効果が得られる。
な動作を行ない同じ効果が得られる。
以上説明したようにこの発明によれば、グルアップ用（
！たはゾルダウン用ンの抵抗を有する入力回路において
、その抵抗を介して流れる電流を抵抗値を高めることな
く減少でき、低消費電流化が図れる入力回路が得られる
。
！たはゾルダウン用ンの抵抗を有する入力回路において
、その抵抗を介して流れる電流を抵抗値を高めることな
く減少でき、低消費電流化が図れる入力回路が得られる
。
第１図はこの発明の一実施例に係わる入力回路を示す図
、第２図は上記第１図の回路の動作を説明するためのタ
イミングチャート、第３図はこの発明の他の実施例を説
明するための回路図、第４図は従来の入力回路を示す図
である。 １１・・・入力端子、ｖｅ・・・電源電圧（電位供給源
へＲ・・・抵抗（負荷手段）、Ｔｒ・・・ＭＯＳ ）ラ
ンジスタ（スイ、チンダ手段）、１４・・・ラッチ回路
（う、チ手段］、１５・・・タイミング信号発生手段（
タイミング信号発生手段）、φ０ 、φｌ・・・タイミ
ング信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｒ 第３図 第４図 ■
、第２図は上記第１図の回路の動作を説明するためのタ
イミングチャート、第３図はこの発明の他の実施例を説
明するための回路図、第４図は従来の入力回路を示す図
である。 １１・・・入力端子、ｖｅ・・・電源電圧（電位供給源
へＲ・・・抵抗（負荷手段）、Ｔｒ・・・ＭＯＳ ）ラ
ンジスタ（スイ、チンダ手段）、１４・・・ラッチ回路
（う、チ手段］、１５・・・タイミング信号発生手段（
タイミング信号発生手段）、φ０ 、φｌ・・・タイミ
ング信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 Ｒ 第３図 第４図 ■
Claims (1)
- 入力端子と、この入力端子と電位供給源間に直列接続さ
れる負荷手段およびスイッチング手段と、上記入力端子
に入力端が接続されるラッチ手段と、上記スイッチング
手段および上記ラッチ手段をそれぞれ同期した所定のタ
イミングで制御するタイミング信号発生手段とを具備し
、上記ラッチ手段から出力を得ることを特徴とする入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164423A JPS6143016A (ja) | 1984-08-06 | 1984-08-06 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164423A JPS6143016A (ja) | 1984-08-06 | 1984-08-06 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143016A true JPS6143016A (ja) | 1986-03-01 |
Family
ID=15792864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164423A Pending JPS6143016A (ja) | 1984-08-06 | 1984-08-06 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143016A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208959A (ja) * | 2004-01-23 | 2005-08-04 | Sony Corp | 損失電流遮断回路および携帯端末 |
| JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| JP2021175880A (ja) * | 2020-05-01 | 2021-11-04 | 株式会社デンソー | 点火制御装置 |
-
1984
- 1984-08-06 JP JP59164423A patent/JPS6143016A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208959A (ja) * | 2004-01-23 | 2005-08-04 | Sony Corp | 損失電流遮断回路および携帯端末 |
| JP2008083998A (ja) * | 2006-09-27 | 2008-04-10 | Saxa Inc | 電子装置 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| JP2021175880A (ja) * | 2020-05-01 | 2021-11-04 | 株式会社デンソー | 点火制御装置 |
| WO2021220844A1 (ja) * | 2020-05-01 | 2021-11-04 | 株式会社デンソー | 点火制御装置 |
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