JPS6217755B2 - - Google Patents
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- Publication number
- JPS6217755B2 JPS6217755B2 JP56105962A JP10596281A JPS6217755B2 JP S6217755 B2 JPS6217755 B2 JP S6217755B2 JP 56105962 A JP56105962 A JP 56105962A JP 10596281 A JP10596281 A JP 10596281A JP S6217755 B2 JPS6217755 B2 JP S6217755B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- switching means
- envelope
- capacitor
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000003990 capacitor Substances 0.000 claims description 20
- 238000007599 discharging Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明は、各音階に対応する周波数を有する音
階信号にエンベロープを付けるエンベロープ発生
回路に関する。
階信号にエンベロープを付けるエンベロープ発生
回路に関する。
従来のエンベロープ発生回路は、第１図に示す
ように、ソース電極が電源電圧Vddに接続されエ
ンベロープ指示信号チヤージ（charge）によつ
てオンオフ制御されるＰチヤンネルMOSトラン
ジスタ１（以下、PMOSと呼ぶ）、PMOSに接続
されたコンデンサ２及び抵抗３より成る充放電回
路、出力レベルコントロール用であつて抵抗値が
抵抗３に比べはるかに大きい分圧抵抗４、PMOS
１とコンデンサ２の接続点と分圧抵抗４との間に
挿入され音階信号φによりオンオフ制御されるア
ナログスイツチ５、カツプリングコンデンサ６、
入力保護抵抗７、インバータ８と抵抗９より成る
増幅回路とより構成されており、出力端子１０に
は抵抗１１を介してスピーカー１２を駆動するた
めのトランジスタ１３が接続されいる。又、１
４，１５，１６は外付け部品であるコンデンサや
抵抗を接続するための端子である。
ように、ソース電極が電源電圧Vddに接続されエ
ンベロープ指示信号チヤージ（charge）によつ
てオンオフ制御されるＰチヤンネルMOSトラン
ジスタ１（以下、PMOSと呼ぶ）、PMOSに接続
されたコンデンサ２及び抵抗３より成る充放電回
路、出力レベルコントロール用であつて抵抗値が
抵抗３に比べはるかに大きい分圧抵抗４、PMOS
１とコンデンサ２の接続点と分圧抵抗４との間に
挿入され音階信号φによりオンオフ制御されるア
ナログスイツチ５、カツプリングコンデンサ６、
入力保護抵抗７、インバータ８と抵抗９より成る
増幅回路とより構成されており、出力端子１０に
は抵抗１１を介してスピーカー１２を駆動するた
めのトランジスタ１３が接続されいる。又、１
４，１５，１６は外付け部品であるコンデンサや
抵抗を接続するための端子である。
このような従来の回路においては、コンデンサ
や抵抗の素子数が多い、分圧抵抗４を充放電用の
抵抗３よりはるかに大きくしても、コンデンサ２
と抵抗３とで決定されるべき時定数が分圧抵抗４
により影響を受ける、インピーダンス変換機構と
してインバータ８及び抵抗９より成る増幅回路を
有するので発振を起こす恐れがある、発音時以外
でも増幅回路に常に電流が流れてしまう等の種々
の欠点があつた。
や抵抗の素子数が多い、分圧抵抗４を充放電用の
抵抗３よりはるかに大きくしても、コンデンサ２
と抵抗３とで決定されるべき時定数が分圧抵抗４
により影響を受ける、インピーダンス変換機構と
してインバータ８及び抵抗９より成る増幅回路を
有するので発振を起こす恐れがある、発音時以外
でも増幅回路に常に電流が流れてしまう等の種々
の欠点があつた。
本発明は、斯る欠点を一挙に解消する新規なエ
ンベロープ発生回路を提供せんとするものであ
る。
ンベロープ発生回路を提供せんとするものであ
る。
以下本発明の実施例を図面を参照しながら説明
する。
する。
第２図は本発明の実施例を示す回路図であり、
１７はソース電極が電源電圧Vddに、そしてドレ
イン電極が端子１８に接続され、エンベロープを
付けるタイミングを示すエンベロープ指示信号
chargeがゲート電極に印加されるPMOS、１９は
端子１８に接続されたコンデンサ、２０は端子２
１に接続された抵抗、２２はドレイン電極及びゲ
ート電極が端子１８に接続されソース電極が端子
２１に接続されたＮチヤンネルMOSトランジス
タ（以下、NMOSと呼ぶ）、２３はNMOS２２の
ゲート電極及びドレイン電極にゲート電極が接続
されソース電極が出力端子２４に接続された
NMOS、２５はソース電極が電源電圧Vddに接続
されドレイン電極がNMOS２３のドレイン電極に
接続され且つ各音階に対応する周波数を有する音
階信号がゲート電極に印加されるPMOS、２６
はドレイン電極がNMOS２３のソース電極即ち出
力端子２４に接続されソース電極が接地電位Vss
に接続され且つ音階信号がゲート電極に印加さ
れるNMOSであり、出力端子２４には第１図の従
来例と同様に抵抗２７を介してスピーカー２８を
駆動するためのトランジスタ２９が接続されてい
る。尚、NMOS２２及び２３において、バツクゲ
ートバイアスの影響を防ぐためサブストレートが
ソース電極に接続されている。
１７はソース電極が電源電圧Vddに、そしてドレ
イン電極が端子１８に接続され、エンベロープを
付けるタイミングを示すエンベロープ指示信号
chargeがゲート電極に印加されるPMOS、１９は
端子１８に接続されたコンデンサ、２０は端子２
１に接続された抵抗、２２はドレイン電極及びゲ
ート電極が端子１８に接続されソース電極が端子
２１に接続されたＮチヤンネルMOSトランジス
タ（以下、NMOSと呼ぶ）、２３はNMOS２２の
ゲート電極及びドレイン電極にゲート電極が接続
されソース電極が出力端子２４に接続された
NMOS、２５はソース電極が電源電圧Vddに接続
されドレイン電極がNMOS２３のドレイン電極に
接続され且つ各音階に対応する周波数を有する音
階信号がゲート電極に印加されるPMOS、２６
はドレイン電極がNMOS２３のソース電極即ち出
力端子２４に接続されソース電極が接地電位Vss
に接続され且つ音階信号がゲート電極に印加さ
れるNMOSであり、出力端子２４には第１図の従
来例と同様に抵抗２７を介してスピーカー２８を
駆動するためのトランジスタ２９が接続されてい
る。尚、NMOS２２及び２３において、バツクゲ
ートバイアスの影響を防ぐためサブストレートが
ソース電極に接続されている。
次に、本実施の動作を第３図を参照しながら説
明する。
明する。
第３図イ〜ニは、第２図に示す実施例の各部の
波形を示すものであり、エンベロープ指示信号
chargeが「Ｌ」レベルになると、PMOS１７がオ
ンするためコンデンサ１９は電源電圧Vddまで充
電される。そして、信号chargeが「Ｈ」レベル
になると、PMOS１７がオフするためコンデンサ
１９に蓄えられた電荷はNMOS２２及び抵抗２０
を介して放電され、端子１８の電位は接地電位
VssよりNMOS２２のスレシヨルド電圧分だけ高
い電位であるVtに向かつて放電カーブに従つて
下降していく。再び信号chargeが「Ｌ」レベル
になるとコンデンサ１９は充電され、以下同様に
エンベロープ指示信号chargeに応じて充放電が
繰り返される。NMOS２３のゲート電位は端子１
８の電位と同電位であるため、NMOS２３のゲー
ト電極には第３図ロに示すような充放電カーブを
有する電圧ＶGが印加されることとなり、この充
放電カーブがエンベロープとなる。
波形を示すものであり、エンベロープ指示信号
chargeが「Ｌ」レベルになると、PMOS１７がオ
ンするためコンデンサ１９は電源電圧Vddまで充
電される。そして、信号chargeが「Ｈ」レベル
になると、PMOS１７がオフするためコンデンサ
１９に蓄えられた電荷はNMOS２２及び抵抗２０
を介して放電され、端子１８の電位は接地電位
VssよりNMOS２２のスレシヨルド電圧分だけ高
い電位であるVtに向かつて放電カーブに従つて
下降していく。再び信号chargeが「Ｌ」レベル
になるとコンデンサ１９は充電され、以下同様に
エンベロープ指示信号chargeに応じて充放電が
繰り返される。NMOS２３のゲート電位は端子１
８の電位と同電位であるため、NMOS２３のゲー
ト電極には第３図ロに示すような充放電カーブを
有する電圧ＶGが印加されることとなり、この充
放電カーブがエンベロープとなる。
ところで、PMOS２５及びNMOS２６のゲート
電極には音階信号が印加されており、音階信号
が「Ｈ」のときはPMOS２５はオフしNMOS２
６はオンするためNMOS２３のソース電極即ち出
力端子２４は接地電位Vssとなる。音階信号が
「Ｌ」のときにはNMOS２６はオフしPMOS２５
がオンするため電源電圧VddがNMOS２３のドレ
イン電極に供給される。NMOS２３はソースホロ
アであるためゲート電位ＶGからスレシヨルド電
圧Vtを引いた電圧がソース電極即ち出力端子２
４にあらわれる。従つて、出力信号Voutとして
は第３図ニに示すように、音階信号と同一周波
数であつて最高電位をVdd−Vt、最低電位をVss
とする充放電カーブを有する信号が出力されるこ
ととなる。即ち、エンベロープの付いた音階信号
が出力信号Voutとして出力端子２４より出力さ
れる。この信号Voutは抵抗２７を介してトラン
ジスタ２９を駆動するためスピーカー２８よりエ
ンベロープの付いた音階信号が発音される。
電極には音階信号が印加されており、音階信号
が「Ｈ」のときはPMOS２５はオフしNMOS２
６はオンするためNMOS２３のソース電極即ち出
力端子２４は接地電位Vssとなる。音階信号が
「Ｌ」のときにはNMOS２６はオフしPMOS２５
がオンするため電源電圧VddがNMOS２３のドレ
イン電極に供給される。NMOS２３はソースホロ
アであるためゲート電位ＶGからスレシヨルド電
圧Vtを引いた電圧がソース電極即ち出力端子２
４にあらわれる。従つて、出力信号Voutとして
は第３図ニに示すように、音階信号と同一周波
数であつて最高電位をVdd−Vt、最低電位をVss
とする充放電カーブを有する信号が出力されるこ
ととなる。即ち、エンベロープの付いた音階信号
が出力信号Voutとして出力端子２４より出力さ
れる。この信号Voutは抵抗２７を介してトラン
ジスタ２９を駆動するためスピーカー２８よりエ
ンベロープの付いた音階信号が発音される。
ここで、抵抗２７を可変抵抗器にすれば、この
可変抵抗器によりスピーカー２８から発生する音
の音量を調節することができる。又、電気音響変
換素子としてスピーカーを用いるのではなく、高
インピーダンス素子である圧電ブザー等を用いる
場合にはトランジスタ２９は不要となる。
可変抵抗器によりスピーカー２８から発生する音
の音量を調節することができる。又、電気音響変
換素子としてスピーカーを用いるのではなく、高
インピーダンス素子である圧電ブザー等を用いる
場合にはトランジスタ２９は不要となる。
次に、本発明の応用例を第４図に示す。
第４図に示す回路では、抵抗２０を接続する端
子２１とNMOS２２のソース電極との間にアナロ
グスイツチ３０が挿入されており、これ以外は第
２図の実施例と構成が全く同じである。このアナ
ログスイツチ３０は信号dutyによりそのオンオ
フが制御されることにより、コンデンサ１９及び
抵抗２０で決定される時定数を変化させるもので
あり、本実施が第１図に示す従来例の如く同一端
子１４にコンデンサ２及び抵抗３を接続するので
はなく、別々の端子１８，２１にコンデンサ１９
と抵抗２０を各々接続する構成になつているた
め、このような制御が可能となるものである。
子２１とNMOS２２のソース電極との間にアナロ
グスイツチ３０が挿入されており、これ以外は第
２図の実施例と構成が全く同じである。このアナ
ログスイツチ３０は信号dutyによりそのオンオ
フが制御されることにより、コンデンサ１９及び
抵抗２０で決定される時定数を変化させるもので
あり、本実施が第１図に示す従来例の如く同一端
子１４にコンデンサ２及び抵抗３を接続するので
はなく、別々の端子１８，２１にコンデンサ１９
と抵抗２０を各々接続する構成になつているた
め、このような制御が可能となるものである。
本発明によるエンベロープ発生回路は、上述の
如く、コンデンサと抵抗により確実に時定数即ち
エンベロープが決定されるだけでなく、必要なコ
ンデンサ及び抵抗が少なく、端子数も従来のもの
と比べ少なくなる。又、インピーダンス変換機構
としてインバータ及び抵抗より成る増幅回路を用
いずソースホロアのMOSトランジスタを用いて
いるため発振を起こす恐れがないと共に、発音時
以外に不要な電流が流れるのを防ぐことができ
る。さらに、アナログスイツチを全く使用するこ
となく構成できるので素子数を極めて少なくで
き、又外付け部品であるコンデンサ及び抵抗を
各々別々の端子に接続するようにしたので、特別
に端子数を増やすことなくアナログスイツチを挿
入でき、これによつて時定数を制御することも可
能となる。
如く、コンデンサと抵抗により確実に時定数即ち
エンベロープが決定されるだけでなく、必要なコ
ンデンサ及び抵抗が少なく、端子数も従来のもの
と比べ少なくなる。又、インピーダンス変換機構
としてインバータ及び抵抗より成る増幅回路を用
いずソースホロアのMOSトランジスタを用いて
いるため発振を起こす恐れがないと共に、発音時
以外に不要な電流が流れるのを防ぐことができ
る。さらに、アナログスイツチを全く使用するこ
となく構成できるので素子数を極めて少なくで
き、又外付け部品であるコンデンサ及び抵抗を
各々別々の端子に接続するようにしたので、特別
に端子数を増やすことなくアナログスイツチを挿
入でき、これによつて時定数を制御することも可
能となる。
第１図はエンベロープ発生回路の従来例を示す
回路図、第２図は本発明によるエンベロープ発生
回路の実施例を示す回路図、第３図イ〜ニは第２
図に示す実施例の各部の波形を示す波形図、第４
図は本発明の応用例を示す図である。 主な図番の説明、１，１７，２５……Ｐチヤン
ネルMOSトランジスタ、２，１９……コンデン
サ、３，２０……抵抗、４……分圧抵抗、５，３
０……アナログスイツチ、８……インバータ、１
３，２９……トランジスタ、１２，２８……スピ
ーカー、２２，２３，２６……Ｎチヤンネル
MOSトランジスタ。
回路図、第２図は本発明によるエンベロープ発生
回路の実施例を示す回路図、第３図イ〜ニは第２
図に示す実施例の各部の波形を示す波形図、第４
図は本発明の応用例を示す図である。 主な図番の説明、１，１７，２５……Ｐチヤン
ネルMOSトランジスタ、２，１９……コンデン
サ、３，２０……抵抗、４……分圧抵抗、５，３
０……アナログスイツチ、８……インバータ、１
３，２９……トランジスタ、１２，２８……スピ
ーカー、２２，２３，２６……Ｎチヤンネル
MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 一端が第１の電位に接続されエンベロープ指
示信号によりオンオフ制御される第１のスイツチ
ング手段と、該第１のスイツチング手段と第２の
電位との間に接続されたコンデンサと、該コンデ
ンサと前記第１のスイツチング手段の接続点にド
レイン電極及びゲート電極が接続された第１の
MOSトランジスタと、該第１のMOSトランジス
タのソース電極と前記第２の電位との間に接続さ
れた抵抗と、前記コンデンサと第１のスイツチン
グ手段との接続点にゲート電極が接続され且つソ
ース電極が出力端子に接続された第２のMOSト
ランジスタと、一端が前記第２のMOSトランジ
スタに各々接続されると共に他端が前記第１又は
第２の電位に接続され且つ音階信号により相異な
るタイミングでオンオフするよう制御される第２
及び第３のスイツチング手段とより成り、前記エ
ンベロープ指示信号に応じて前記音階信号にエン
ベロープを付けるようにしたことを特徴とするエ
ンベロープ発生回路。 ２ 特許請求の範囲第１項において、第１のスイ
ツチング手段をゲート電極にエンベロープ指示信
号が印加される第３のMOSトランジスタより構
成し、第２及び第３のスイツチング手段を相異な
るチヤンネル形を有しゲート電極に音階信号が印
加される第４及び第５のMOSトランジスタより
構成したことを特徴とするエンベロープ発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105962A JPS587190A (ja) | 1981-07-06 | 1981-07-06 | エンベロ−プ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105962A JPS587190A (ja) | 1981-07-06 | 1981-07-06 | エンベロ−プ発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS587190A JPS587190A (ja) | 1983-01-14 |
| JPS6217755B2 true JPS6217755B2 (ja) | 1987-04-20 |
Family
ID=14421417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105962A Granted JPS587190A (ja) | 1981-07-06 | 1981-07-06 | エンベロ−プ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0532952U (ja) * | 1991-09-27 | 1993-04-30 | 積水化学工業株式会社 | 電気温水器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754429B2 (ja) * | 1987-03-30 | 1995-06-07 | 財団法人工業技術研究院 | 電子ト−ン・ゼネレ−タ |
| JP3242408B2 (ja) | 1993-01-08 | 2001-12-25 | シチズン時計株式会社 | 電子時計のデータ送受信システム |
-
1981
- 1981-07-06 JP JP56105962A patent/JPS587190A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0532952U (ja) * | 1991-09-27 | 1993-04-30 | 積水化学工業株式会社 | 電気温水器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS587190A (ja) | 1983-01-14 |
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