JPH04413B2 - - Google Patents
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- JPH04413B2 JPH04413B2 JP57175080A JP17508082A JPH04413B2 JP H04413 B2 JPH04413 B2 JP H04413B2 JP 57175080 A JP57175080 A JP 57175080A JP 17508082 A JP17508082 A JP 17508082A JP H04413 B2 JPH04413 B2 JP H04413B2
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- JP
- Japan
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- transistor
- circuit
- power supply
- capacitor
- resistor
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- 239000003990 capacitor Substances 0.000 claims description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K2017/226—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子回路の回路状態を電源投入時に
初期状態に設定するリセツト回路に関するもので
ある。
初期状態に設定するリセツト回路に関するもので
ある。
従来例の構成とその問題点
従来におけるこの種リセツト回路の構成を第１
図に、その動作説明を行うための各部の電圧波形
図を第２図に示している。図は１はリセツト信号
発生回路、２は主としてデイジタル回路から構成
されたシステム制御回路であり、電源スイツチ
SWが接続状態になつた時、リセツト信号発生回
路１のリセツト信号V3によりシステム制御回路
２は初期状態にリセツトされ、リセツト信号V3
が一定時間巾T1で発生し、時間巾T1後はシステ
ム制御回路２は一連の制御信号Vcを発生する。
図に、その動作説明を行うための各部の電圧波形
図を第２図に示している。図は１はリセツト信号
発生回路、２は主としてデイジタル回路から構成
されたシステム制御回路であり、電源スイツチ
SWが接続状態になつた時、リセツト信号発生回
路１のリセツト信号V3によりシステム制御回路
２は初期状態にリセツトされ、リセツト信号V3
が一定時間巾T1で発生し、時間巾T1後はシステ
ム制御回路２は一連の制御信号Vcを発生する。
次に、リセツト信号が発生する動作を第１図、
第２図により説明する。まず、電源スイツチSW
をONすることにより電源線に電圧V1が発生する
が、それによつて抵抗R1とコンデンサC1からな
る時定数回路により、コンデンサC1の端子電圧
は時定数τ＝C1・R1で上昇する。一方、電源と
接地点間に直列に接続された上記抵抗R1とコン
デンサC1の接続点からは電流制限抵抗R2を介し
てトランジスタQ1のベースに駆動信号が印加さ
れており、コンデンサC1の端子電圧V2が上記ト
ランジスタQ1を導通状態とするしきい値電圧Vth
をこえた直後、トランジスタQ1は導通状態とな
る。そして、時間巾T1後はトランジスタQ1は常
に導通しており、本リセツト回路は電源投入時の
み一定時間巾T1のリセツト信号を発生する。第
１図でR3はリセツト信号発生回路１を構成する
抵抗である。
第２図により説明する。まず、電源スイツチSW
をONすることにより電源線に電圧V1が発生する
が、それによつて抵抗R1とコンデンサC1からな
る時定数回路により、コンデンサC1の端子電圧
は時定数τ＝C1・R1で上昇する。一方、電源と
接地点間に直列に接続された上記抵抗R1とコン
デンサC1の接続点からは電流制限抵抗R2を介し
てトランジスタQ1のベースに駆動信号が印加さ
れており、コンデンサC1の端子電圧V2が上記ト
ランジスタQ1を導通状態とするしきい値電圧Vth
をこえた直後、トランジスタQ1は導通状態とな
る。そして、時間巾T1後はトランジスタQ1は常
に導通しており、本リセツト回路は電源投入時の
み一定時間巾T1のリセツト信号を発生する。第
１図でR3はリセツト信号発生回路１を構成する
抵抗である。
このようなリセツト回路においては、電源電圧
VCCが低くなつた場合に安定に動作させることが
困難であつた。そのためこの点での要望を満足さ
せる回路構成の開発が望まれていた。
VCCが低くなつた場合に安定に動作させることが
困難であつた。そのためこの点での要望を満足さ
せる回路構成の開発が望まれていた。
発明の目的
本発明はこのような点に鑑みなされたもので、
特にバツテリー動作を目的とした低電圧動作を可
能にするリセツト回路を提供することを目的とす
るものである。
特にバツテリー動作を目的とした低電圧動作を可
能にするリセツト回路を提供することを目的とす
るものである。
発明の構成
この目的を達成するために本発明のリセツト回
路は、電源と接地点間に直列に接続された抵抗と
コンデンサが時定数回路を構成し、上記抵抗とコ
ンデンサの接続点から電流制限抵抗を介して第１
のトランジスタのベースに駆動信号を印加するよ
うに構成され、上記第１のトランジスタのコレク
タは第２のトランジスタのベースに接続され、こ
の第２のトランジスタのベースには電源より第１
の定電流回路を介してベース駆動電流を印加さ
れ、上記第２のトランジスタのコレクタには電源
との間に接続された第２の定電流回路を介して定
電流が印加され、この第２のトランジスタのコレ
クタ出力をリセツト信号とするものである。この
構成によれば、電源電圧が低下しても安定な動作
を保証し、広範囲の電源電圧に対して安定に動作
するリセツト回路が得られることとなる。
路は、電源と接地点間に直列に接続された抵抗と
コンデンサが時定数回路を構成し、上記抵抗とコ
ンデンサの接続点から電流制限抵抗を介して第１
のトランジスタのベースに駆動信号を印加するよ
うに構成され、上記第１のトランジスタのコレク
タは第２のトランジスタのベースに接続され、こ
の第２のトランジスタのベースには電源より第１
の定電流回路を介してベース駆動電流を印加さ
れ、上記第２のトランジスタのコレクタには電源
との間に接続された第２の定電流回路を介して定
電流が印加され、この第２のトランジスタのコレ
クタ出力をリセツト信号とするものである。この
構成によれば、電源電圧が低下しても安定な動作
を保証し、広範囲の電源電圧に対して安定に動作
するリセツト回路が得られることとなる。
実施例の説明
以下、本発明のリセツト回路の一実施例につい
て第３図と共に上記と同一箇所には同一符号を付
して説明する。第３図において、１Ａは上記抵抗
R1とコンデンサC1よりなる時定数回路、電流制
限抵抗R2、トランジスタQ1と定電流回路I1，I2、
トランジスタQ2よりなるリセツト信号発生回路、
２ＡはインバータINVを含むシステム制御回路
であり、これらのリセツト信号発生回路１Ａ、シ
ステム制御回路２Ａの動作は上記第１図のリセツ
ト信号発生回路１、システム制御回路２の動作と
基本的には同一である。
て第３図と共に上記と同一箇所には同一符号を付
して説明する。第３図において、１Ａは上記抵抗
R1とコンデンサC1よりなる時定数回路、電流制
限抵抗R2、トランジスタQ1と定電流回路I1，I2、
トランジスタQ2よりなるリセツト信号発生回路、
２ＡはインバータINVを含むシステム制御回路
であり、これらのリセツト信号発生回路１Ａ、シ
ステム制御回路２Ａの動作は上記第１図のリセツ
ト信号発生回路１、システム制御回路２の動作と
基本的には同一である。
第３図ではトランジスタQ1のコレクタはトラ
ンジスタQ2のベースに接続されており、トラン
ジスタQ2のコレクタ出力がリセツト信号V4とし
て取出されている。また、トランジスタQ2のベ
ースには電源線に接続された定電流回路I1を介し
てベース駆動電流が印加されており、このためト
ランジスタQ1が非導通の間、すなわち時間巾T1
の間のみトランジスタQ2は導通する。また、上
記トランジスタQ2のコレクタは電源との間に接
続された他の定電流回路I2を負荷としている。し
たがつて、リセツト信号V4を発生する時間巾T1
の間は、トランジスタQ1が非導通、トランジス
タQ2が導通、そしてインバータINVの出力V5は
“１”となる。上記時間巾T1経過後はトランジス
タQ1，Q2およびインバータINVの状態は反転し、
リセツト信号V3の信号は“０”の状態で維持さ
れる。
ンジスタQ2のベースに接続されており、トラン
ジスタQ2のコレクタ出力がリセツト信号V4とし
て取出されている。また、トランジスタQ2のベ
ースには電源線に接続された定電流回路I1を介し
てベース駆動電流が印加されており、このためト
ランジスタQ1が非導通の間、すなわち時間巾T1
の間のみトランジスタQ2は導通する。また、上
記トランジスタQ2のコレクタは電源との間に接
続された他の定電流回路I2を負荷としている。し
たがつて、リセツト信号V4を発生する時間巾T1
の間は、トランジスタQ1が非導通、トランジス
タQ2が導通、そしてインバータINVの出力V5は
“１”となる。上記時間巾T1経過後はトランジス
タQ1，Q2およびインバータINVの状態は反転し、
リセツト信号V3の信号は“０”の状態で維持さ
れる。
この第３図の実施例では第１図の回路に比較し
て負荷が抵抗R3から定電流回路I1，I2となつてい
るため、電源電圧Vccが低くなつても定電流回路
I1，I2が動作する限り安定に動作し、次段、すな
わちインバータINVの駆動能力は電源電圧VCCに
依存しなくなり、広範囲の電源電圧VCCに対して
安定に動作する。ここで、リセツト信号発生回路
１Ａのリセツト信号V4はトランジスタQ2のコレ
クタ出力であり、もとよりそのままリセツト信号
V4として扱うことも可能であるが、回路構成お
よび信号の極性により第３図の実施例のようにイ
ンバータINVの出力V5を使用することもあり、
どちらの応用にも特に制約はないものである。
て負荷が抵抗R3から定電流回路I1，I2となつてい
るため、電源電圧Vccが低くなつても定電流回路
I1，I2が動作する限り安定に動作し、次段、すな
わちインバータINVの駆動能力は電源電圧VCCに
依存しなくなり、広範囲の電源電圧VCCに対して
安定に動作する。ここで、リセツト信号発生回路
１Ａのリセツト信号V4はトランジスタQ2のコレ
クタ出力であり、もとよりそのままリセツト信号
V4として扱うことも可能であるが、回路構成お
よび信号の極性により第３図の実施例のようにイ
ンバータINVの出力V5を使用することもあり、
どちらの応用にも特に制約はないものである。
また本発明においては、コンデンサ充電回路３
を備えており、第３図のようにコンデンサC1と
抵抗R1の接続点と電源との間にトランジスタQ3
のコレクタ、エミツタを接続し、トランジスタ
Q1が導通となると同時に定電流回路I2の出力によ
りインバータINVを駆動すると同時にコンデン
サ充電回路３に内蔵されたトランジスタQ4のベ
ースを駆動し、トランジスタQ4のコレクタ電流
で上記トランジスタQ3を導通させるようにした
ものである。そして、トランジスタQ3が導通す
ることによりコンデンサC1の電圧はほぼ電源電
圧VCCまで充電され、トランジスタQ1を安定に導
通し続ける。第３図でR4，R5，R6は抵抗である。
を備えており、第３図のようにコンデンサC1と
抵抗R1の接続点と電源との間にトランジスタQ3
のコレクタ、エミツタを接続し、トランジスタ
Q1が導通となると同時に定電流回路I2の出力によ
りインバータINVを駆動すると同時にコンデン
サ充電回路３に内蔵されたトランジスタQ4のベ
ースを駆動し、トランジスタQ4のコレクタ電流
で上記トランジスタQ3を導通させるようにした
ものである。そして、トランジスタQ3が導通す
ることによりコンデンサC1の電圧はほぼ電源電
圧VCCまで充電され、トランジスタQ1を安定に導
通し続ける。第３図でR4，R5，R6は抵抗である。
ここで、上記第３図の実施例におけるトランジ
スタQ1のベース駆動電圧V2を計算すると、 V2＝VCC−VCC−VBE（Q1）／R1＋R2×R1 となる。一方、バツテリー動作の機器ではもとも
と低電圧動作を要求される上、バツテリー電圧が
一定値まで低下しても安定に動作することが要求
される。このため上式での電圧V2をできるだけ
電源電圧VCCに近づけることが好ましく、そのた
めには抵抗R1の値を小さくする必要がある。し
かしながら、抵抗R1の値を小さくするとトラン
ジスタQ1のベース電流が大となりバツテリーの
寿命を短かくすること、さらに抵抗R1の値が小
さくなるにつれて一定の時定数を得るためコンデ
ンサC1の容量を大きくする必要がある等の不都
合を生じることとなる。第４図の実施例ではリセ
ツト時間を得る時間巾T1は抵抗R1とコンデンサ
C1のみで決定され、時間巾T1経過後はトランジ
スタQ3を導通させてコンデンサC1の電圧をほぼ
電源電圧VCCに保持するため、トランジスタQ1は
安定に駆動されることとなり、かつ抵抗R1はコ
ンデンサC1とで必要な時定数を確保すればよい
こととなる。
スタQ1のベース駆動電圧V2を計算すると、 V2＝VCC−VCC−VBE（Q1）／R1＋R2×R1 となる。一方、バツテリー動作の機器ではもとも
と低電圧動作を要求される上、バツテリー電圧が
一定値まで低下しても安定に動作することが要求
される。このため上式での電圧V2をできるだけ
電源電圧VCCに近づけることが好ましく、そのた
めには抵抗R1の値を小さくする必要がある。し
かしながら、抵抗R1の値を小さくするとトラン
ジスタQ1のベース電流が大となりバツテリーの
寿命を短かくすること、さらに抵抗R1の値が小
さくなるにつれて一定の時定数を得るためコンデ
ンサC1の容量を大きくする必要がある等の不都
合を生じることとなる。第４図の実施例ではリセ
ツト時間を得る時間巾T1は抵抗R1とコンデンサ
C1のみで決定され、時間巾T1経過後はトランジ
スタQ3を導通させてコンデンサC1の電圧をほぼ
電源電圧VCCに保持するため、トランジスタQ1は
安定に駆動されることとなり、かつ抵抗R1はコ
ンデンサC1とで必要な時定数を確保すればよい
こととなる。
発明の効果
このように構成された本発明のリセツト回路に
よれば、電源電圧が低くなつても安定な動作を行
わせることができ、バツテリー動作の使用範囲を
広げる上で有用なものである。
よれば、電源電圧が低くなつても安定な動作を行
わせることができ、バツテリー動作の使用範囲を
広げる上で有用なものである。
また、本発明では、リセツト信号を発生する時
間経過後、時定数回路のコンデンサＣの電圧をぼ
電源電圧に保持する充電回路を設けているため、
バツテリーの寿命を短くしたり、コンデンサの容
量を大きくすることなく実現できるという効果が
得られる。
間経過後、時定数回路のコンデンサＣの電圧をぼ
電源電圧に保持する充電回路を設けているため、
バツテリーの寿命を短くしたり、コンデンサの容
量を大きくすることなく実現できるという効果が
得られる。
第１図は従来例におけるリセツト回路を示す回
路図、第２図は第１図の回路を説明するための各
部の電圧波形図、第３図はそれぞれ本発明に係る
リセツト回路の実施例を示す回路図である。 R1……抵抗、C1……コンデンサ、R2……電流
制限抵抗、Q1……第１のトランジスタ、Q2……
第２のトランジスタ、I1……第１の定電流回路、
I2……第２の定電流回路、V4……リセツト信号、
Q3……第３のトランジスタ、VCC……電源電圧。
路図、第２図は第１図の回路を説明するための各
部の電圧波形図、第３図はそれぞれ本発明に係る
リセツト回路の実施例を示す回路図である。 R1……抵抗、C1……コンデンサ、R2……電流
制限抵抗、Q1……第１のトランジスタ、Q2……
第２のトランジスタ、I1……第１の定電流回路、
I2……第２の定電流回路、V4……リセツト信号、
Q3……第３のトランジスタ、VCC……電源電圧。
Claims (1)
- １ 電源と接地点間に直列に接続された抵抗とコ
ンデンサとにより時定数回路を構成し、上記抵抗
とコンデンサの接地点から電流制限抵抗を介して
第１のトランジスタのベースに駆動信号を印加す
るように構成するとともに、上記第１のトランジ
スタのコレクタを第２のトランジスタのベースに
接続し、この第２のトランジスタのベースには電
源より第１の定電流回路を介してベース駆動電流
を印加するとともに、上記第２のトランジスタの
コレクタには電源との間に接続された第２の定電
流回路を介して定電流を印加するように構成し、
かつ上記コンデンサと抵抗の接続点と電源との間
に第３のトランジスタのコレクタ、エミツタを接
続し、上記第１のトランジスタの導通と同時に第
３のトランジスタを導通させて上記コンデンサの
電荷をほぼ電源電圧値まで充電するように構成
し、上記第２のトランジスタのコレクタ出力をリ
セツト信号とすることを特徴とするリセツト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17508082A JPS5964922A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17508082A JPS5964922A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5964922A JPS5964922A (ja) | 1984-04-13 |
| JPH04413B2 true JPH04413B2 (ja) | 1992-01-07 |
Family
ID=15989885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17508082A Granted JPS5964922A (ja) | 1982-10-05 | 1982-10-05 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5964922A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121531B2 (ja) * | 1971-07-29 | 1976-07-03 | ||
| JPS5184558A (ja) * | 1975-01-21 | 1976-07-23 | Matsushita Electric Ind Co Ltd | Sutetsupudenatsuhatsuseikairo |
| JPS5230370A (en) * | 1975-09-02 | 1977-03-08 | Philips Nv | Integrated injection logical circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5433396Y2 (ja) * | 1974-08-05 | 1979-10-15 |
-
1982
- 1982-10-05 JP JP17508082A patent/JPS5964922A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121531B2 (ja) * | 1971-07-29 | 1976-07-03 | ||
| JPS5184558A (ja) * | 1975-01-21 | 1976-07-23 | Matsushita Electric Ind Co Ltd | Sutetsupudenatsuhatsuseikairo |
| JPS5230370A (en) * | 1975-09-02 | 1977-03-08 | Philips Nv | Integrated injection logical circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5964922A (ja) | 1984-04-13 |
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