JPH0122273Y2 - - Google Patents
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- JPH0122273Y2 JPH0122273Y2 JP1984119853U JP11985384U JPH0122273Y2 JP H0122273 Y2 JPH0122273 Y2 JP H0122273Y2 JP 1984119853 U JP1984119853 U JP 1984119853U JP 11985384 U JP11985384 U JP 11985384U JP H0122273 Y2 JPH0122273 Y2 JP H0122273Y2
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- transistor
- resistor
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- 239000003990 capacitor Substances 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Description
【考案の詳細な説明】
本考案は、パルス発振器に関し、１個のトリガ
パルスに同期したｎ個の連続したパルスを発生す
るパルス発振器に関する。
パルスに同期したｎ個の連続したパルスを発生す
るパルス発振器に関する。
第１図は、従来の１個の入力トリガパルスから
ｎ個の連続パルスを発生する一方法を示したもの
である。１は連続パルス発生器で、その出力をゲ
ート回路２の一つの入力端子に印加し、このゲー
ト回路の他の一つの入力端子に、入力トリガパル
スにより遅延パルスを発生する時間遅延回路３、
例えば単安定マルチバイブレター等からの出力を
印加し、連続パルス発生器からの出力のうちのｎ
個のパルスを抜きとり、ゲート回路２の出力とし
て得る。この場合、連続パルス発生器１と時間遅
延回路３の出力が時間的に独立しているために、
確実にｎ個のパルスを発生することができない。
ｎ個の連続パルスを発生する一方法を示したもの
である。１は連続パルス発生器で、その出力をゲ
ート回路２の一つの入力端子に印加し、このゲー
ト回路の他の一つの入力端子に、入力トリガパル
スにより遅延パルスを発生する時間遅延回路３、
例えば単安定マルチバイブレター等からの出力を
印加し、連続パルス発生器からの出力のうちのｎ
個のパルスを抜きとり、ゲート回路２の出力とし
て得る。この場合、連続パルス発生器１と時間遅
延回路３の出力が時間的に独立しているために、
確実にｎ個のパルスを発生することができない。
本考案は、このような従来技術を克服したパル
ス発振器に関し、任意の時間に印加されたトリガ
パルス入力に対し、周囲温度変化、電源電圧変化
に対しても安定した動作でｎ個の連続したパルス
を発生するものである。
ス発振器に関し、任意の時間に印加されたトリガ
パルス入力に対し、周囲温度変化、電源電圧変化
に対しても安定した動作でｎ個の連続したパルス
を発生するものである。
第２図により本考案の原理を説明する。４は時
定数回路で、この時定数回路は充放電を制御する
スイツチ回路を備えた閾値回路５に接続されてい
て、連続パルスを発振する発振器を構成してい
る。又、７は前記時定数回路４のほぼｎ倍の時定
数をもつ時定数回路であり、前記閾値回路５と同
一の閾値をもち同一構成の閾値回路６により充放
電が制御され、時定数回路７と閾値回路６とがト
リガ入力により遅延パルスを発生する時間遅延回
路を構成している。この時間遅延回路の出力によ
り、時定数回路４と、閾値回路５からなる発振回
路の動作を制御して、前記時間遅延回路に印加さ
れた入力トリガパルスに同期したｎ個の連続パル
スを発生する。
定数回路で、この時定数回路は充放電を制御する
スイツチ回路を備えた閾値回路５に接続されてい
て、連続パルスを発振する発振器を構成してい
る。又、７は前記時定数回路４のほぼｎ倍の時定
数をもつ時定数回路であり、前記閾値回路５と同
一の閾値をもち同一構成の閾値回路６により充放
電が制御され、時定数回路７と閾値回路６とがト
リガ入力により遅延パルスを発生する時間遅延回
路を構成している。この時間遅延回路の出力によ
り、時定数回路４と、閾値回路５からなる発振回
路の動作を制御して、前記時間遅延回路に印加さ
れた入力トリガパルスに同期したｎ個の連続パル
スを発生する。
第３図Ａは本考案の一実施例を示すもので、Ｂ
はその波形図である。二つの閾値VU，VLを持つ
た第１の閾値回路は差動形式に接続されたトラン
ジスタ２８および２９と、これらトランジスタの
共通エミツタと共通端子（接地電位）との間に接
続された電流源としての抵抗３２と、これらトラ
ンジスタのコレクタと電源端子との間にそれぞれ
接続された抵抗３０および３１と、トランジスタ
２８のコレクタがトランジスタ２９のベースに接
続されトランジスタ２９のベースと共通端子との
間に接続された抵抗３３により構成される。第１
の閾値回路と実質的に同一の閾値VU，VLを持つ
た第２の閾値回路は、差動形式に接続されたトラ
ンジスタ１４および１５と、これらトランジスタ
の共通エミツタと共通端子との間に接続された電
流源としての抵抗１８と、これらトランジスタの
コレクタと電源端子との間にそれぞれ接続された
抵抗１６および１７と、トランジスタ１４のコレ
クタがトランジスタ１５のベースに接続されトラ
ンジスタ１５のベースと共通端子との間に接続さ
れた抵抗１９により構成される。トランジスタ２
７およびコンデンサ３８は第１の閾値回路のトラ
ンジスタ２８のベースと共通端子との間に並列に
結合され、抵抗３９はコンデンサ３８と電源端子
との間に接続されている。トランジスタ３４は電
源端子と共通端子間に接続されベースがトランジ
スタ２９のコレクタに接続され、そのコレクタ電
位を逆相で供給している。抵抗３５はトランジス
タ３４のコレクタと共通端子間に接続されてい
る。トリガパルス入力端子ａはトランジスタ２７
のベースに接続され、トランジスタ２１は電源端
子と抵抗２３の一端との間に接続されベースがト
ランジスタ３４のコレクタに接続されている。ト
ランジスタ２６はトランジスタ２７のベースと共
通端子との間に接続されベースが抵抗２３の一端
に接続されている。これらトランジスタ２１，２
６，２７と第１の閾値回路とにより単安定マルチ
バイブレータを構成している。コンデンサ３６は
第２の閾値回路のトランジスタ１４のベースと共
通端子との間に結合され、トランジスタ１１およ
び抵抗１２の直列回路がこのコンデンサ３６に並
列に結合されている。抵抗１３はトランジスタ１
１のベースと共通端子に接続され、抵抗３７は電
源端子とコンデンサ３６との間に接続され抵抗１
２よりも充分に大きな抵抗値を有している。トラ
ンジスタ２０は、そのエミツタが電源端子に、コ
レクタが抵抗２２および２５を介して共通端子に
それぞれ接続されベースがトランジスタ１５のコ
レクタに接続され、そのコレクタ電位を逆相で供
給している。パルス信号出力端子ｂはトランジス
タ２０のコレクタに結合され、トランジスタ２４
は抵抗２３の他端と共通端子との間に接続されベ
ースが抵抗２２を介してトランジスタ２０のコレ
クタに接続されている。抵抗２５は共通端子とト
ランジスタ２４のベース間に接続されている。こ
れらトランジスタ１１，２０，２４および第２の
閾値回路とにより発振回路を構成している。
はその波形図である。二つの閾値VU，VLを持つ
た第１の閾値回路は差動形式に接続されたトラン
ジスタ２８および２９と、これらトランジスタの
共通エミツタと共通端子（接地電位）との間に接
続された電流源としての抵抗３２と、これらトラ
ンジスタのコレクタと電源端子との間にそれぞれ
接続された抵抗３０および３１と、トランジスタ
２８のコレクタがトランジスタ２９のベースに接
続されトランジスタ２９のベースと共通端子との
間に接続された抵抗３３により構成される。第１
の閾値回路と実質的に同一の閾値VU，VLを持つ
た第２の閾値回路は、差動形式に接続されたトラ
ンジスタ１４および１５と、これらトランジスタ
の共通エミツタと共通端子との間に接続された電
流源としての抵抗１８と、これらトランジスタの
コレクタと電源端子との間にそれぞれ接続された
抵抗１６および１７と、トランジスタ１４のコレ
クタがトランジスタ１５のベースに接続されトラ
ンジスタ１５のベースと共通端子との間に接続さ
れた抵抗１９により構成される。トランジスタ２
７およびコンデンサ３８は第１の閾値回路のトラ
ンジスタ２８のベースと共通端子との間に並列に
結合され、抵抗３９はコンデンサ３８と電源端子
との間に接続されている。トランジスタ３４は電
源端子と共通端子間に接続されベースがトランジ
スタ２９のコレクタに接続され、そのコレクタ電
位を逆相で供給している。抵抗３５はトランジス
タ３４のコレクタと共通端子間に接続されてい
る。トリガパルス入力端子ａはトランジスタ２７
のベースに接続され、トランジスタ２１は電源端
子と抵抗２３の一端との間に接続されベースがト
ランジスタ３４のコレクタに接続されている。ト
ランジスタ２６はトランジスタ２７のベースと共
通端子との間に接続されベースが抵抗２３の一端
に接続されている。これらトランジスタ２１，２
６，２７と第１の閾値回路とにより単安定マルチ
バイブレータを構成している。コンデンサ３６は
第２の閾値回路のトランジスタ１４のベースと共
通端子との間に結合され、トランジスタ１１およ
び抵抗１２の直列回路がこのコンデンサ３６に並
列に結合されている。抵抗１３はトランジスタ１
１のベースと共通端子に接続され、抵抗３７は電
源端子とコンデンサ３６との間に接続され抵抗１
２よりも充分に大きな抵抗値を有している。トラ
ンジスタ２０は、そのエミツタが電源端子に、コ
レクタが抵抗２２および２５を介して共通端子に
それぞれ接続されベースがトランジスタ１５のコ
レクタに接続され、そのコレクタ電位を逆相で供
給している。パルス信号出力端子ｂはトランジス
タ２０のコレクタに結合され、トランジスタ２４
は抵抗２３の他端と共通端子との間に接続されベ
ースが抵抗２２を介してトランジスタ２０のコレ
クタに接続されている。抵抗２５は共通端子とト
ランジスタ２４のベース間に接続されている。こ
れらトランジスタ１１，２０，２４および第２の
閾値回路とにより発振回路を構成している。
第３図Ｂを参照しながら第３図Ａの動作を説明
する。第３図Ｂにおいて１はトランジスタ１４の
ベースの電圧、すなわち点ｄの電圧の波形を、２
はトランジスタ２８のベースの電圧、すなわち点
ｃの電圧の波形を、３は出力端子ｂの電圧の波形
を、４はトランジスタ３４のコレクタ電圧の波形
をそれぞれ示している。
する。第３図Ｂにおいて１はトランジスタ１４の
ベースの電圧、すなわち点ｄの電圧の波形を、２
はトランジスタ２８のベースの電圧、すなわち点
ｃの電圧の波形を、３は出力端子ｂの電圧の波形
を、４はトランジスタ３４のコレクタ電圧の波形
をそれぞれ示している。
まず定常状態では、第３図Ｂの１及び２に示す
ように、トランジスタ１４及び２８の電圧は、ほ
ぼ電源電圧VCCになつている。
ように、トランジスタ１４及び２８の電圧は、ほ
ぼ電源電圧VCCになつている。
まず、単安定マルチバイブレータの動作を考え
てみると、ｔ＝０の時点で、トランジスタ２７の
ベースにトリガパルスが印加されると、トランジ
スタ２７が導通状態となるため、コンデンサ３８
の電荷が放電される。コンデンサ３８（すなわち
点ｃ）の放電電圧がVLとなると、トランジスタ
２９がオン状態となるため、トランジスタ３４が
オン状態となり、同トランジスタ３４のコレクタ
電圧は第３図Ｂの４で示すように立ち上がること
になる。トランジスタ３４のオン状態によつてト
ランジスタ２１および２６がオン状態となるの
で、トランジスタ２７はオフ状態となる。すなわ
ち、トリガパルスの印加によつてコンデンサ３８
は放電されるが、その放電はトリガパルスのパル
ス幅にかかわらず電圧VLで終了する。以後、点
ｃの電圧は第３図Ｂの２に示すように、抵抗３９
及びコンデンサ３８によつて決定される充電時定
数により上昇することになる。そして、ｔ＝T1
の時点でのその電圧がトランジスタ２８と２９で
構成される閾値回路の閾値VUを越えると、トラ
ンジスタ２８がオン、トランジスタ２９，３４，
２１および２６がオフとなる。トランジスタ３４
のコレクタ電圧はかくして第３図Ｂの４のように
立下がることになる。一方、コンデンサ３８は充
電され続け、VCCまで上昇する。単安定マルチバ
イブレータの出力電圧の波形、すなわちトランジ
スタ３４のコレクタ電圧の波形のパルス幅T1は、
コンデンサ３８の容量をC2、抵抗３９の値をR2
とすると、 T1＝R2C2ln（VCC−VL／VCC-VU） と表わすことができる。
てみると、ｔ＝０の時点で、トランジスタ２７の
ベースにトリガパルスが印加されると、トランジ
スタ２７が導通状態となるため、コンデンサ３８
の電荷が放電される。コンデンサ３８（すなわち
点ｃ）の放電電圧がVLとなると、トランジスタ
２９がオン状態となるため、トランジスタ３４が
オン状態となり、同トランジスタ３４のコレクタ
電圧は第３図Ｂの４で示すように立ち上がること
になる。トランジスタ３４のオン状態によつてト
ランジスタ２１および２６がオン状態となるの
で、トランジスタ２７はオフ状態となる。すなわ
ち、トリガパルスの印加によつてコンデンサ３８
は放電されるが、その放電はトリガパルスのパル
ス幅にかかわらず電圧VLで終了する。以後、点
ｃの電圧は第３図Ｂの２に示すように、抵抗３９
及びコンデンサ３８によつて決定される充電時定
数により上昇することになる。そして、ｔ＝T1
の時点でのその電圧がトランジスタ２８と２９で
構成される閾値回路の閾値VUを越えると、トラ
ンジスタ２８がオン、トランジスタ２９，３４，
２１および２６がオフとなる。トランジスタ３４
のコレクタ電圧はかくして第３図Ｂの４のように
立下がることになる。一方、コンデンサ３８は充
電され続け、VCCまで上昇する。単安定マルチバ
イブレータの出力電圧の波形、すなわちトランジ
スタ３４のコレクタ電圧の波形のパルス幅T1は、
コンデンサ３８の容量をC2、抵抗３９の値をR2
とすると、 T1＝R2C2ln（VCC−VL／VCC-VU） と表わすことができる。
次に、発振回路の動作を考えてみると、ｔ＝０
の時点で、トランジスタ３４および２１がオン状
態となり、トランジスタ１１がオン状態となる。
従つて、第３図Ｂの１に示すように、トランジス
タ１４のベース電圧（すなわち、点ｄの電圧）は
抵抗１２及びコンデンサ３６によつて決定される
放電時定数により減少することになる。そして、
その電圧がトランジスタ１４と１５で構成される
閾値回路の閾値VLになると、トランジスタ１５
および２０がオン状態となり、第３図Ｂの３に示
すように、出力端子ｂの電圧が立上がる。それと
同時にトランジスタ２４がオンとなり、トランジ
スタ１１をオフ状態にする。従つて、第３図Ｂの
１に示すように、コンデンサ３６は抵抗３７及び
コンデンサ３６によつて決定される充電時定数に
より充電されることになる。そして、トランジス
タ１４のコレクタ電圧がトランジスタ１４と１５
で構成される閾値回路の閾値VUになると、トラ
ンジスタ２０がオフ状態となり、第３図Ｂの３に
示すように、出力端子ｂの電圧の波形が立下が
る。トランジスタ２０がオフ状態によつてトラン
ジスタ２４もオフ状態となるが、この時、トラン
ジスタ２１はオン状態であるからトランジスタ１
１はオン状態になり、コンデンサ３６を再び放電
させる。以後、同様にしてコンデンサ３６の充
電、放電が繰り返される結果、出力端子ｂから
は、周期T0のパルス幅が得られることになる。
ｔ＝T1の時点以降で、点ｄの電圧がVUに達して
トランジスタ２０および２４がオフ状態となる
と、このときトランジスタ２１がオフ状態となつ
ているため、トランジスタ１１も以後オフ状態を
続ける。かくして、コンデンサ３６は充電され続
けVCCで上昇することになる。上述したように、
トランジスタ１４、ベース１５で構成する閾値回
路の閾値は、トランジスタ２８，２９で構成する
閾値回路の閾値と同一で、しかも同一の構成とな
つている。コンデンサ３６の容量をC1、抵抗３
７の値をR1、抵抗１２の値をR0とすると、出力
端子ｂから得られるパルスの周期T0は、 T0＝R1C1ln（VCC−VL／VCC−VU） ＋R0C1ln（VU／VL） と表わすことができる。
の時点で、トランジスタ３４および２１がオン状
態となり、トランジスタ１１がオン状態となる。
従つて、第３図Ｂの１に示すように、トランジス
タ１４のベース電圧（すなわち、点ｄの電圧）は
抵抗１２及びコンデンサ３６によつて決定される
放電時定数により減少することになる。そして、
その電圧がトランジスタ１４と１５で構成される
閾値回路の閾値VLになると、トランジスタ１５
および２０がオン状態となり、第３図Ｂの３に示
すように、出力端子ｂの電圧が立上がる。それと
同時にトランジスタ２４がオンとなり、トランジ
スタ１１をオフ状態にする。従つて、第３図Ｂの
１に示すように、コンデンサ３６は抵抗３７及び
コンデンサ３６によつて決定される充電時定数に
より充電されることになる。そして、トランジス
タ１４のコレクタ電圧がトランジスタ１４と１５
で構成される閾値回路の閾値VUになると、トラ
ンジスタ２０がオフ状態となり、第３図Ｂの３に
示すように、出力端子ｂの電圧の波形が立下が
る。トランジスタ２０がオフ状態によつてトラン
ジスタ２４もオフ状態となるが、この時、トラン
ジスタ２１はオン状態であるからトランジスタ１
１はオン状態になり、コンデンサ３６を再び放電
させる。以後、同様にしてコンデンサ３６の充
電、放電が繰り返される結果、出力端子ｂから
は、周期T0のパルス幅が得られることになる。
ｔ＝T1の時点以降で、点ｄの電圧がVUに達して
トランジスタ２０および２４がオフ状態となる
と、このときトランジスタ２１がオフ状態となつ
ているため、トランジスタ１１も以後オフ状態を
続ける。かくして、コンデンサ３６は充電され続
けVCCで上昇することになる。上述したように、
トランジスタ１４、ベース１５で構成する閾値回
路の閾値は、トランジスタ２８，２９で構成する
閾値回路の閾値と同一で、しかも同一の構成とな
つている。コンデンサ３６の容量をC1、抵抗３
７の値をR1、抵抗１２の値をR0とすると、出力
端子ｂから得られるパルスの周期T0は、 T0＝R1C1ln（VCC−VL／VCC−VU） ＋R0C1ln（VU／VL） と表わすことができる。
ここで、R1＞＞R0の条件においてT0は、コン
デンサ３６の放電時定数が小さいので、 T0＝R1C1ln（VCC−VL／VCC−VU） と近似でき、コンデンサ３８の充電時定数をコン
デンサ３６の充電時定数のｎ倍、すなわち nC1R1＝R2C2とすると、 T1＝nT0 となり、単安定マルチバイブレータのパルス幅
T1に対しｎ個の連続した出力パルスが得ること
ができる。
デンサ３６の放電時定数が小さいので、 T0＝R1C1ln（VCC−VL／VCC−VU） と近似でき、コンデンサ３８の充電時定数をコン
デンサ３６の充電時定数のｎ倍、すなわち nC1R1＝R2C2とすると、 T1＝nT0 となり、単安定マルチバイブレータのパルス幅
T1に対しｎ個の連続した出力パルスが得ること
ができる。
以上説明したように、本考案によれば、任意の
時間に印加される入力トリガパルスにより、入力
トリガパルスに同期したｎ個の連続した出力パル
スが得られる。更に、減電圧、温度変化に対して
も充分に安定した動作が期待でき、しかも、コン
デンサのみを外付けする構成を考えた場合、端子
数も少なくIC化にも好適な発振器が得られる。
時間に印加される入力トリガパルスにより、入力
トリガパルスに同期したｎ個の連続した出力パル
スが得られる。更に、減電圧、温度変化に対して
も充分に安定した動作が期待でき、しかも、コン
デンサのみを外付けする構成を考えた場合、端子
数も少なくIC化にも好適な発振器が得られる。
第１図は従来技術によるパルス発振器の一例を
示すブロツク図である。第２図は本考案の原理を
説明するためのブロツク図である。第３図Ａは本
考案の一実施例を示す回路図である。第３図Ｂは
第３図Ａの動作を説明するための波形図である。 １１，１４，１５，２０，２１，２６，２７，
２８，２９，３４……トランジスタ、１２，１
３，１６，１７，１８，１９，２２，２３，２
５，３０，３１，３２，３３，３５，３７，３９
……抵抗、３６，３８……コンデンサ。
示すブロツク図である。第２図は本考案の原理を
説明するためのブロツク図である。第３図Ａは本
考案の一実施例を示す回路図である。第３図Ｂは
第３図Ａの動作を説明するための波形図である。 １１，１４，１５，２０，２１，２６，２７，
２８，２９，３４……トランジスタ、１２，１
３，１６，１７，１８，１９，２２，２３，２
５，３０，３１，３２，３３，３５，３７，３９
……抵抗、３６，３８……コンデンサ。
Claims (1)
- 差動形式に接続された第１および第２のトラン
ジスタ２８と２９，１４と１５、これらトランジ
スタの共通エミツタと共通端子ｅとの間に接続さ
れた電流源３２，１８、これらトランジスタのコ
レクタと電源端子ｆとの間にそれぞれ接続された
第１および第２の抵抗３０と３１，１６と１７、
前記第１のトランジスタのコレクタを前記第２の
トランジスタのベースに接続する手段、ならびに
前記第２のトランジスタのベースと前記共通端子
との間に接続された第３の抵抗３３，１９をそれ
ぞれが有して実質的に同一の閾値電圧を有する第
１および第２の閾値回路と、前記第１の閾値回路
の前記第１のトランジスタ２８のベースと前記共
通端子との間に並列に結合された第３のトランジ
スタ２７および第１のコンデンサ３８と、前記第
２の閾値回路の前記第１のトランジスタ１６のベ
ースと、前記共通端子との間に結合された第２の
コンデンサ３６と、この第２のコンデンサに並列
に結合された第４のトランジスタ１１および第４
の抵抗１２の直列回路と、トリガパルスを前記第
３のトランジスタのベースに供給する手段と、第
５の抵抗２３と、前記電源端子と前記第５の抵抗
２３の一端との間に接続されベースに前記第１の
閾値回路の前記第２のトランジスタ２９のコレク
タ電圧が逆相で供給される第５のトランジスタ２
１と、前記第３のトランジスタ２７のベースと前
記共通端子との間に接続されベースが前記第５の
抵抗２３の前記一端に接続された第６のトランジ
スタ２６と、前記第５の抵抗２３の他端と前記共
通端子との間に接続されてベースに前記第２の閾
値回路の前記第２のトランジスタ１５のコレクタ
電圧が逆相で供給される第７のトランジスタ２４
と、前記第５の抵抗の前記他端を前記第４のトラ
ンジスタのベースに接続する手段と、前記第２の
閾値回路の前記第２のトランジスタのコレクタに
結合されたパルス信号出力端子ｂと、前記第１の
コンデンサ３８と前記電源端子との間に接続され
た第６の抵抗３９と、前記第２のコンデンサ３６
と前記電源端子との間に接続され前記第４の抵抗
よりも充分に大きな抵抗値を有する第７の抵抗３
７とを備え、前記第１のコンデンサ３８の充電時
定数を第２のコンデンサ３６の充電時定数よりも
大きくしたパルス発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11985384U JPS6047327U (ja) | 1984-08-02 | 1984-08-02 | パルス発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11985384U JPS6047327U (ja) | 1984-08-02 | 1984-08-02 | パルス発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6047327U JPS6047327U (ja) | 1985-04-03 |
| JPH0122273Y2 true JPH0122273Y2 (ja) | 1989-06-30 |
Family
ID=30274902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11985384U Granted JPS6047327U (ja) | 1984-08-02 | 1984-08-02 | パルス発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047327U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116680U (ja) * | 1974-07-24 | 1976-02-06 |
-
1984
- 1984-08-02 JP JP11985384U patent/JPS6047327U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5116680U (ja) * | 1974-07-24 | 1976-02-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6047327U (ja) | 1985-04-03 |
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